DC/DC-Wandler: Warum der Wärmewiderstandswert oft falsch verwendet wird

| Autor / Redakteur: Peter Miller, Rich Nowakowski * / Thomas Kuther

Bild 1: Wärmebild des TPS543C20 bei 40 A, 0,9 V Ausgangsspannung, 12 V Eingangsspannung und einer Umgebungstemperatur von 25 °C.
Bild 1: Wärmebild des TPS543C20 bei 40 A, 0,9 V Ausgangsspannung, 12 V Eingangsspannung und einer Umgebungstemperatur von 25 °C. (Bild: Texas Instruments)

Die Betriebstemperatur von Halbleitern wirkt sich auf Leistungsfähigkeit und Lebensdauer aus. Deshalb ist die thermische Analyse bei der Entwicklung von Power-Management-Lösungen enorm wichtig.

Eine entscheidende Voraussetzung für diese thermische Analyse ist, die thermischen Angaben im Datenblatt eines Gleichspannungswandlers richtig zu verstehen. Die Datenblätter der meisten modernen Leistungsbausteine enthalten Wärmewiderstandstabellen und Wärmebildaufnahmen (Bild 1), die den Entwickler bei ihrer thermischen Analyse helfen. Allerdings sind die im Datenblatt enthaltenen Informationen nicht immer unmittelbar oder einfach zu verstehen.

Der vorliegende Beitrag enthält Annahmen, die Analog-Entwickler bei der thermischen Analyse zugrunde legen. Auf die Auswertung jeder Annahme folgen Erkenntnisse, die beim Entziffern der im Datenblatt tatsächlich vorgefundenen thermischen Angaben helfen. Der Baustein, für den die Analyse durchgeführt wird, ist ein für hohe Ausgangsströme von 20 bis 30 A bei einer niedrigen Ausgangsspannung und 12 V Eingangsspannung ausgelegter Gleichspannungswandler.

Typische Stromversorgungs-Architektur für PoL-Anwendungen

Der Abschnitt mit thermischen Informationen im Datenblatt findet sich meist vor dem Teil mit den elektrischen Kenndaten. Die Tabelle enthält die thermischen Angaben aus dem Datenblatt des TPS543C20 im 5 mm x 7 mm großen QFN-Gehäuse Quad-Flat, No-lead [1]. Weiterführende Informationen über die angegebenen thermischen Kenndaten finden Sie im Applikationsreport „Semiconductor and IC Package Thermal Metrics“ [2].

Analog-Entwickler können aus der Tabelle entnehmen, dass der Wärmewiderstand zwischen Sperrschicht und Umgebung 28,9 K/W beträgt. Wenn z.B. die maximale Umgebungstemperatur innerhalb des Systems bei 65 °C und die maximale empfohlene Betriebstemperatur bei 125 °C liegt, beträgt die geschätzte zulässige Verlustleistung des DC/DC-Wandlers entsprechend der Spezifikation von RθJA 2,07 W (125 - 65/28,9).

Damit diese einfache Analyse zutrifft, muss davon ausgegangen werden, dass ein High-K-Board gemäß JEDEC-Spezifikation (Joint Electron Device Engineering Council) zum Einsatz kommt. Im Prinzip ist ein High-K-Board eine 1,6 mm dicke, vierlagige Leiterplatte mit 2-Unzen-Kupferkaschierung auf der obersten und der untersten Lage sowie einer 1-Unzen-Kaschierung auf den Innenlagen sowie einer Kupferfläche von 74,2 mm x 74,2 mm. Die Pins des Bausteins sind über 0,25 mm breite und 25 mm lange Leiterbahnen, die einen einheitlichen Abstand von nicht mehr als 2,54 mm haben, mit dem Außenrand der Leiterplatte verbunden. Dennoch bleiben Fragen offen, was die übrigen thermischen Angaben in der Tabelle bedeuten und welche Aussagekraft sie für ein High-K-Board haben.

Warum der Wärmewiderstandswert oft nicht stimmt

Der Wärmewiderstand zwischen Sperrschicht und Umgebung (RθJA) ist der am meisten angegebene (und am häufigsten falsch verwendete) thermische Kennwert. Hierzu sei auf den Unterschied zwischen dem ersten Wert in der Tabelle (Wärmewiderstand zwischen Sperrschicht und Umgebung) und dem letzten Wert (Wärmewiderstand zwischen Sperrschicht und Gehäuseunterseite) verwiesen. Von dem insgesamt 28,9 K/W betragenden Wärmewiderstand entfallen nur 1 K/W auf das Innere des Gehäuses. Somit betreffen nur etwa 3% des Wärmewiderstands den Transport der Wärme von den Leistungs-MOSFETs an den Masseanschluss der Leiterplatte und die Oberfläche des ICs. Bei den verbleibenden 97% geht es um den Wärmetransport vom IC über die Leiterplatte, also die Ausbreitung der Wärme über die Massefläche und die Leiterbahnen an der Oberfläche und in die umgebende Fläche.

Der 27,9 K/W betragende Wärmewiderstand setzt sich aus mehreren Komponenten zusammen. Der erste Teil, auf den man als Entwickler nur sehr wenig Einfluss hat, ist der Wärmewiderstand von der Leiterplatte an die umgebende Luft. Ohne künstlichen Luftstrom besitzt jeder Quadratmillimeter einer mit Lötstoppmaske versehenen FR4-Leiterplatte einen Wärmewiderstand zur Luft von etwa 65.000 K/W. Das ergibt für die 74,2 mm x 74,2 mm große JEDEC-Platine einen Wert von etwa 12 K/W. Größere Leiterplatten schneiden zunehmend besser ab, jedoch haben weitere Wärmequellen in unmittelbarer Nähe dann einen wachsenden Einfluss auf die von der Leiterplatte abgegebene Energie.

Der laterale Wärmefluss durch das Kupfer der Leiterplatte reduziert die abgeführte Wärme in mehr als 35 mm Entfernung vom IC. Diese zweite Komponente des Wärmewiderstands, auf die der Großteil der verbleibenden 15,9 K/W entfällt, resultiert aus dem lateralen Wärmefluss und ist der Bereich, in dem man als Entwickler die meisten thermischen Verbesserungen erzielen kann.

Neubetrachtung des JEDEC-Leiterplattendesigns

Bei der inneren Massefläche des High-K-Boards handelt es sich lediglich um eine einzige 1-Unzen-Kupferlage, über die der Großteil der aus dem Thermal-Pad unterhalb des Gleichspannungswandlers entnommene Wärme abgeführt wird. Eine zweite 1-Unzen-Massefläche kann den lateralen Wärmewiderstand problemlos halbieren, und weitere Masseflächen verringern den lateralen Wärmewiderstand weiter.

Bei den Außenlagen, die die Verbindung zu den Pins des Wandlers auf dem JEDEC-Board herstellen, handelt es sich nicht um Kupferfüllflächen, sondern um 0,25 mm breite Leiterbahnen, auch wenn benachbarte Gehäuse-Pins für die Verbindung mit einer gemeinsamen Kupferfüllfläche vorgesehen sind. Die Leiterbahnen fächern von dem 0,3-mm-Anschlussraster des ICs auf einen Abstand von 2,54 mm am Rand der Leiterplatte aus. Diese Leiterbahnstruktur weist gegenüber einer durchgehenden Kupferfläche einen zwei- bis viermal höheren lateralen Wärmewiderstand auf.

Bei Leistungsbausteinen wie dem TPS543C20 im PowerStacked-Clip-QFN-Gehäuse von TI (Bild 2) sind die PVIN-, GND- und SW-Pins über breite und dicke Kupferklemmen mit den Leistungs-MOSFETs verbunden. Kupferfüllflächen an diesen Pins können den lateralen Wärmefluss von den FETs über die Leiterplatte und weiter an die umgebende Luft entscheidend verbessern.

Verwendet man eine 2-Unzen-Kupferschicht für die oberste Lage und Kupferfüllflächen an den PVIN-, GND- und SW-Pins, und verbindet man das Thermal Pad des Bausteins mit mindestens zwei 1-Unzen-Masseflächen, so verringert sich der 15,9 K/W betragende thermische Ausbreitungswiderstand um 50 bis 70%. Der tatsächliche RθJA-Wert reduziert sich dadurch vom JEDEC-Referenzwert von 28,9 K/W auf 20 K/W.

Inhalt des Artikels:

Kommentar zu diesem Artikel abgeben
Angabe der Schichtdicke in mm wäre hilfreich und würde dem SI entsprechen.  lesen
posted am 26.07.2018 um 11:41 von Unregistriert


Mitdiskutieren
copyright

Dieser Beitrag ist urheberrechtlich geschützt. Sie wollen ihn für Ihre Zwecke verwenden? Infos finden Sie unter www.mycontentfactory.de (ID: 45347895 / Stromversorgungen)