Das zweite Konsortium zum Panel Level Packaging startet

Redakteur: Dr. Anna-Lena Gutberlet

In der zweiten Runde sollen die industriell nutzbaren Prozesse zur Herstellung von Lowcost-Packages im Panel-Format technologisch weiterentwickelt werden. Das internationale Konsortium ist wieder offen für neue Mitglieder.

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In der zweiten Runde des Panel-Level-Packaging-Konsortium sollen die technologischen Entwicklungen der industriell nutzbaren Prozesse zur Herstellung von Lowcost-Packages im Panel-Format vertieft werden.
In der zweiten Runde des Panel-Level-Packaging-Konsortium sollen die technologischen Entwicklungen der industriell nutzbaren Prozesse zur Herstellung von Lowcost-Packages im Panel-Format vertieft werden.
(Bild: Fraunhofer IZM / Volker Mai)

Mobile Produkte im Consumerbereich und das autonome Fahren sind treibende Kräfte für die Weiterentwicklung im Electronic Packaging. Die Expertise des Fraunhofer-Instituts für Zuverlässigkeit und Mikrointegration IZM in den Bereichen Wafer Level Packaging und Substrattechnologie war 2016 der Keim für die Gründung des Panel-Level-Packaging-Konsortiums mit 17 Industriepartnern aus Europa, USA, Japan, Korea und Taiwan. Das internationale Konsortium schuf die Grundlagen für industriell nutzbare Prozesse zur Herstellung von Low-cost-Packages im Panel-Format (18 x 24 Zoll).

So sind sehr dünne Komponenten entstanden, die auf das übliche Substrat verzichten, dabei aber exzellente elektrische Eigenschaften und nur einen sehr geringen thermischen Widerstand besitzen. Wegen der kurzen elektrischen Verbindungen sind diese Packages hervorragend für Hochfrequenz-Anwendungen, wie 5G und Radaranwendungen (z.B. für das autonome Fahren) geeignet. Schwerpunkt der zweijährigen Kooperation war die gesamte Prozesskette des Panel Level Packaging: Bestückung, Molding, Umverdrahtung, Kostenmodellierung und Standardisierung.

Der große Erfolg veranlasste das Fraunhofer IZM ein zweites Konsortium zu planen: Die Geburtsstunde des PLC 2.0. Viele der Firmen aus dem ersten Konsortium werden wieder dabei sein, aber die Türen sind auch für neue Mitglieder geöffnet.

Fokus liegt auf drei spezifischen Fragestellungen

Im Gegensatz zu den eher allgemeinen Zielen im ersten Programm des Konsortiums, konzentrieren sich die Partner nun auf drei spezifische Ansätze: Erstens der Weiterentwicklung und Präzisierung der technologischen Entwicklung insbesondere in Hinblick der Schnittstellen zwischen den einzelnen Prozessschritten. In der zweiten Stufe sollen die Leitungsverdrahtungen immer feiner werden und damit bis zu den Grenzen des Möglichen vorgedrungen werden. Aufgrund der weiteren Miniaturisierung auf Chipebene ist auch eine höhere Verdrahtungsdichte auf den organischen Substraten zwingend notwendig. Daher ist im PLC-2.0-Konsortium das Ziel, eine Verdrahtungsdichte bis zu 2 µm Linienbreite und 2 µm Abstand zu realisieren. Dabei soll auch eine möglichst hohe Systemzuverlässigkeit erreicht werden. Daher werden auch die Elektromigration und die Kupferdiffusion Schwerpunkte der zukünftigen Forschung sein. Ein erweitertes Kostenmodell rundet das Forschungsprojekt ab.

Um diese Herausforderungen anzugehen, wurden im Vorfeld des PLC 2.0 weitere Geräteinstallationen am Fraunhofer IZM vorgenommen. Hier sei auch dem BMBF gedankt, da einige der großen Investitionen innerhalb der Forschungsfabrik Mikroelektronik Deutschland erfolgten. Weiterhin wird es aufgrund der erfolgreichen Implementierung des Workflows nur eine Kategorie der Mitgliedschaft geben.

Das Gesicht des Panel Level Konsortiums und die Gruppenleiterin am Fraunhofer IZM, Tanja Braun ist zuversichtlich: „Wir planen, mit dem neuen Konsortium im Dezember 2019 unsere Arbeit aufzunehmen. Ich bin gespannt, welche Unternehmen sich uns anschließen und das zweite Level mit uns erreichen wollen.“

300.000 Chips, 30.000 SMDs und 110 Leiterplatten in zwei Jahren

Die Leistungen, die im ersten Konsortium erreicht wurden, sprechen für sich: Im ersten Jahr wurde die gesamte Prozesskette von der Montage über das Formen bis hin zur Gerätevereinzelung auf einem Halbformat-Panel (18 Zoll x 12 Zoll) etabliert und optimiert. Hierzu wurden Testverfahren und Demonstratoren entwickelt sowie erste Zuverlässigkeitstests durchgeführt. Im zweiten Jahr konzentrierte sich das Konsortium dann auf die Modifizierung des Designs. Basierend auf den Ergebnissen des ersten Jahres wurde die Technologie vom Halbformat zum Vollformat (18 x 24 Zoll) skaliert und vertikale Verbindungselemente (VIE) sowie passive Komponenten integriert. Insgesamt wurden in diesen zwei Jahren über 110 Panels hergestellt und nahezu 300.000 Chips zusammen mit 30.000 SMDs eingebettet. Neben diesem technischen Fortschritt wurde ein umfassendes Kostenmodell aufgestellt, welches je nach Anwendung und Materialanfrage angepasst werden kann. Teile der erfolgreichen Forschungsarbeit wurde auf zahlreichen wissenschaftlichen Konferenzen und auch Messen vorgestellt.

Tanja Braun und Michael Töpper haben die Standardisierung der Panelgrößen auf verschiedenen öffentlichen Veranstaltungen erörtert. Im Rahmen von SEMI wurde eine Initiative zur Standardisierung eingerichtet, an der Mitglieder des Panel-Level-Konsortiums beteiligt sind. Das Konsortium 1.0 gilt als das beste in diesem Bereich. Zum Erfolg des PLP-Konsortiums haben neben dem Fraunhofer IZM folgende Partner beigetragen: Ajinomoto-Gruppe, Amkor Technology, ASM Pacific Technology, Atotech Deutschland, Österreich Technologie & Systemtechnik, Brewer Science, Evatec, FUJIFILM Electronic Materials USA, Hitachi Chemical Company, Intel, Meltex, Merck, Mitsui Chemicals Tohcello, Semsysco, ShinEtsu Chemical, SÜSS MicroTec und Unimicron Technology.

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