Ausblick: Halbleitertechnologien CMOS ist noch lange nicht am Ende

Redakteur: Michael Eckstein

Nanosheet statt FinFET, atomare 2D-Kanäle, hybride Metallisierungen, ganz neue Materialmixe, 3D-Chip-Interconnect-Techniken und vieles mehr: Im Interview erklärt Sri Samavedam von Imec, mit welchen Innovationen die bewährte CMOS-Technik fit für zukünftige Anforderungen gemacht wird.

Firmen zum Thema

Alt – und doch immer wieder neu: Experten wie Imec finden immer wieder Möglichkeiten, die bewährte CMOS-Technik weitreichend zu verbessern.
Alt – und doch immer wieder neu: Experten wie Imec finden immer wieder Möglichkeiten, die bewährte CMOS-Technik weitreichend zu verbessern.
(Bild: Imec)

Complementary Metal-Oxide-Semiconductor, kurz CMOS, ist die mit Abstand wichtigste Halbleitertechnologie für moderne Integrierte Schaltkreise (IC) – und wird es auf absehbare Zeit bleiben. Auch deswegen, weil weltweit hochkarätige Experten die Technik und zugehörige IC-Produktionsverfahren mit enormem Engagement und innovativen Ideen immer weiter optimieren.

Ganz vorne mit dabei: Imec, das weltweit agierende Forschungs- und Innovationszentrum mit Hauptsitz im belgischen Löwen. ELEKTRONIKPRAXIS sprach mit Sri Samavedam, Imecs Senior Vice President CMOS Technologies, über die wichtigsten Innovationen, die notwendig sind, um die Entwicklung der Halbleitertechnologie in Bereichen wie Logik, Speicher, 3D-Integration und Photonik voranzutreiben.

Herr Samavedam, welche Aufgaben müssen in den nächsten Jahren angepackt werden, damit die Skalierung von Logikschaltkreisen für zukünftige Anforderungen gelingt?

Bei Logik-CMOS steigen die Kosten und die Komplexität von Knoten zu Knoten schneller als die Vorteile in punkto Leistung und Fläche, also das sogenannte Power-Performance-Area-Verhältnis, kurz PPA. Sowohl TSMC als auch Samsung haben angekündigt, dass FinFET-Logikbausteine in den kommenden Knoten durch eine Nanosheet-Architektur ersetzt werden. Wir erwarten, dass die Forksheet-Bauelement-Architektur, die eine Erfindung von Imec ist, die Nanosheet-Generation mit zusätzlicher Skalierung und Leistung erweitern wird.

Komplementäre Feldeffekttransistoren, kurz CFETs, bei denen die N- und P-dotierten Bereiche übereinander liegen, sind sehr vielversprechend für die SRAM- und Logik-Skalierung nach den Nanosheet-Generationen. Über diese CFETs hinaus forschen wir intensiv an atomaren 2D-Kanälen, bei denen viele grundlegende Materialanforderungen wie Wachstum, niederohmige Kontakte und Bildung von Gate-Dielektrika noch angegangen werden müssen.

Im Back-End-of-Line, kurz BEOL, werden wir hybride Metallisierungen benötigen, bei der Via-Durchkontaktierungen und Leitungen aus unterschiedlichen Metallen gebildet werden, um die Erhöhung des Via-Widerstands zu bewältigen. Es werden Metallleitungen mit einem großem Höhen-Breiten-Verhältnis benötigt, um die Widerstandserhöhung bei engeren Pitches zu kompensieren. Dies erfordert Innovationen im Bereich des direkten Metallätzens, weg von der Mainstream-Kupfer-Dual-Damascene-Integration.

Wie geht Imec die mittelfristigen Herausforderungen im Bereich aktive Speicher und Storage an?

Die Skalierung von DRAM-Speichern führt zu vielen Herausforderungen bei den Betriebsmargen der Zellen, also dem Rahmen, in dem diese zuverlässig funktionieren. Dies erfordert Innovationen bei Materialien, Integration und Design. Neue Materialinnovationen wie Ferroelektrika mit hoher Polarisation könnten zu kleineren DRAM-Kondensatorflächen führen.

Auch die Architektur wird sich voraussichtlich ändern: Das DRAM-Array wird zunehmend oberhalb der Peripherielogik aufgebaut, was den Flächenbedarf reduziert. Dies erfordert Transistoren mit geringem Leckstrom im Off-Zustand, zum Beispiel einen Dünnschichttransistor auf Basis von Indium-Gallium-Zinkoxid, kurz IGZO. Wir untersuchen Varianten der IGZO-Familie, um die Stabilität und Zuverlässigkeit zu verbessern.

Sri Samavedam, Senior Vice President für CMOS-Technologien bei Imec: „Ein wichtiger Aspekt neuer oder verbesserter Halbleitertechnologien ist ihre Nachhaltigkeit."
Sri Samavedam, Senior Vice President für CMOS-Technologien bei Imec: „Ein wichtiger Aspekt neuer oder verbesserter Halbleitertechnologien ist ihre Nachhaltigkeit."
(Bild: Imec)

Zusammen mit unseren Partnern erforschen wir auch nichtflüchtige Speicher, die NVMs, auf Magnetbasis, etwa spannungsgesteuerte magnetische Anisotropie, VCMA, die einen Leistungsvorteil gegenüber herkömmlichen Spin-Torque-Transfer, also STT, MRAMs hat. Um die Zuverlässigkeit von STT-MRAM zu verbessern, evaluieren wir eine andere Klasse von Magnetspeichern, die so genannten Voltage Gated Spin Orbit Torque beziehungsweise VG-SOT. Diese arbeiten mit getrennten Lese- und Schreibpfaden.

Speicherseitig erwarten wir eine Skalierung von 3D-NAND durch das Hinzufügen weiterer Schichten zu den heute bereits möglichen Stapelgrößen und durch das Reduzieren der vertikalen Gate-Länge.

Um die Skalierung von 3D-NAND zu ermöglichen, erforschen wir zudem Metalle wie Molybdän und Ruthenium für einen geringeren Leitungswiderstand und alternative Speichergate-Stapel. Darüber hinaus suchen wir nach Möglichkeiten, die Kanaldurchgängigkeit zu verbessern, und gehen mögliche Probleme mit der nächsten Generation der 3D-Trench-Architektur an.

Wie sieht es mit Verbindungstechnologien aus? Wie werden sie die Skalierung zukünftiger Systeme beeinflussen?

3D-Interconnect-Technologien wie Wafer-to-Wafer-Cu-SiCN-Hybrid-Bonding oder skalierte Microbumps können eine dichte, direkte Verbindung zwischen Speicher- und Recheneinheiten ermöglichen. Dadurch ließe etwa sich die Speicherlatenz und -bandbreite in Systems-on-Chips verbessern. Dies wird sehr energieeffizient sein bei Anwendungen, die auf maschinelles Lernen abzielen und häufige Kommunikation zwischen dem Speicher und den Rechenblöcken erfordern.

Innovative 3D-Interconnect-Technologien können helfen, die Speicherlatenz und -bandbreite in Systems-on-Chips zu verbessern.

Sri Samavedam

Heute basieren optische I/Os für Datenanwendungen auf steckbaren Optiken an den Frontplatten der Server-Racks. Hier besteht der Wunsch, die optischen Module näher an die elektrischen Switches zu integrieren und so ein System-in-a-Package (SiP) mit verbesserter Geschwindigkeit, Kosten und Energie pro übertragenem Bit zu schaffen. Es wird also an Innovationen im Bereich der co-integrierten Optik auf Gehäuse- oder sogar Wafer-Ebene gearbeitet.

Die Produktion von Halbleitern gilt als nicht besonders umweltfreundlich. Erforscht Imec auch die Nachhaltigkeit neuer Halbleitertechnologien?

Die Halbleiterfertigung verwendet große Mengen an Reinstwasser, Chemikalien, die Treibhausgase produzieren, und Werkzeuge wie EUV-Maschinen, die eine erhebliche Menge an Strom verbrauchen. Die zunehmende Komplexität der Technologieknoten verkompliziert die Aufgabe, die Umweltkosten von Technologieentscheidungen abzuschätzen. Wir haben einen Rahmen entwickelt, um die Umweltauswirkungen von Prozessabläufen in der frühen Entwicklungsphase zu bewerten.

In dieser Phase bewerten wir typischerweise den PPA-Wertvorschlag einer neuen Logikknoten-Definition. Wir haben die Prozesskostenmodelle von Imec genommen, um Nachhaltigkeitsmetriken wie Stromverbrauch, Reinstwasserverbrauch und Treibhausgasemissionen (THG) einzubeziehen.

Dieses Framework schafft ein Bewusstsein für die Auswirkungen auf die Umwelt und ermöglicht es Fabriken, bereits in der Phase der Technologiedefinition nachhaltige Entscheidungen zu treffen. Während sich die heutige Arbeit auf Logik-Prozessflüsse konzentriert, planen wir, dieses Framework in Zukunft auf NAND- und DRAM-Flows zu erweitern. Wir planen auch, Prozessoptionen zu identifizieren, die umweltfreundlicher sind.

Das Imec ist eine wirklich dynamische und fruchtbare Umgebung, um praktische Lösungen für schwierige Forschungsprobleme zu realisieren.

Sri Samavedam

Wie kommt es, dass gerade am Imec viele Innovationen für die weltweite Halbleiterindustrie vorgedacht werden?

Imec ist ein außergewöhnlicher Ort, um an den anspruchsvollsten Forschungsthemen zusammenzuarbeiten und zu forschen. Imec verfügt über einige der besten Talente aus der ganzen Welt. Wir haben jedes Jahr neue Forscher, Doktoranden und Post-Docs, die neue Ideen und Perspektiven einbringen.

Imecs Forschung ist durch den Zugang zum gesamten Ökosystem von Material- und Ausrüstungslieferanten, IDMs, Foundries, Fabless, IP-Lieferanten und Systemfirmen geprägt. Es handelt sich um eine wirklich dynamische und fruchtbare Umgebung, um praktische Lösungen für schwierige Forschungsprobleme zu realisieren.

Ich liebe die Möglichkeit, mit intelligenten Leuten zusammenzuarbeiten und Verbindungen über das gesamte Partnernetzwerk hinweg herzustellen. Lösungen für Probleme auf Systemebene werden von Innovationen aus verschiedenen Bereichen kommen. Es ist ein tolles Gefühl, an der Speerspitze der Forschung und des Fortschritts zu arbeiten und das fundamentale Verständnis in Bereichen wie Logik, Speicher, 3D-Integration, Photonik und neuen Materialien zu verbessern.

Über Sri Samavedam

Sri Samavedam ist seit August 2019 Senior Vice President für CMOS-Technologien bei Imec. Zu seinem Verantwortungsbereich gehören Programme in den Bereichen Logik, Speicher, Photonik und 3D-Integration. Davor war er Senior Director of Technology Development bei GlobalFoundries in Malta, NY, wo er die Qualifizierung der 14-nm-FinFET-Technologie und Derivate in die Volumenproduktion sowie die frühe Entwicklung von 7-nm-CMOS leitete. Er begann seine Forschungskarriere bei Motorola in Austin, TX, wo er an stressed Silizium, Metall-Gates und High-k-Dielektrika arbeitete. Er promovierte in Materialwissenschaften am MIT und machte seinen Master an der Purdue University.

(ID:47420468)