Roadmap der Logiktechnologie, Teil 1 CMOS: Auf dem Weg zum 1-nm-Prozessknoten

Redakteur: Michael Eckstein

7- und 5-nm-CMOS-Prozesse sind längst Mainstream in der Chip-Massenproduktion, 3-nm-Fertigungen stehen schon in den Startlöchern. Wie müssen sich Front-Ends, Back-Ends und der Middle-of-Line-Strukturen in den Chips bei den kommenden Technologiegenerationen entwickeln, damit eine Skalierung hin zu 1-nm-Knoten überhaupt möglich ist?

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Hochauflösende Transmissionselektronenmikroskopie (TEM) macht die winzigen Strukturen in modernen Chips sichtbar. Dieser Querschnitt durch einen FinFET im Silizium-Substrat zeigt unter anderem integrierte W-BPR-Linien („vergrabene Stromführungen“).
Hochauflösende Transmissionselektronenmikroskopie (TEM) macht die winzigen Strukturen in modernen Chips sichtbar. Dieser Querschnitt durch einen FinFET im Silizium-Substrat zeigt unter anderem integrierte W-BPR-Linien („vergrabene Stromführungen“).
(Bild: Imec)

In hoher Schlagzahl haben Chip-Hersteller in den letzten Jahren neue Prozesstechnologien in ihre Fertigung integriert: Vor gut drei Jahren startete TSMC mit seiner 7-nm-Produktion, kaum zwei Jahre später liefen die ersten Chips mit winzigen 5-nm-Strukturen vom Band. Mittlerweile arbeitet beim führenden Auftragsfertiger die 3-nm-Fertigung an. Auch Samsung tüftelt daran, während IBM im Mai einen 2-nm-Prozess vorgestellt und damit bereits erste Chips gefertigt hat. Längst haben die Technologieführer die 1-nm-Grenze im Visier.

Doch was bedeutet diese fortschreitende Skalierung eigentlich für die Strukturen auf den Chips – und den dahinter stehenden Technologien? Wie müssen sich Transistoren im Front-End-of-Line (FEOL), Kontakte und Interconnects im Middle- (MOL) und Back-End-of-Line (BEOL) entwickeln, um diese Evolution überhaupt möglich zu machen?

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Antworten geben hochkarätige Experten in diesem Artikel: Naoto Horiguchi, Director CMOS Device Technology am belgischen Forschungs- und Innovations-Institut Imec, und Zsolt Tokei, Program Director Nano-Interconnects am Imec, haben ihre Expertise gebündelt und erklären die Technologie-Roadmap aus der Perspektive des Imec.

Entlang des Skalierungspfades stellen sie neue Bausteinarchitekturen im FEOL und neuartige Materialien und Integrationsverfahren im MOL und BEOL vor. Sie diskutieren den Status, die Herausforderungen und die Hintergründe der verschiedenen Optionen – die der Chipindustrie einen möglichen Weg zum 1-nm-Technologieknoten bieten.

FEOL, BEOL und MOL: Die Schlüsselschichten der Logikchips

Die Fertigung von Leading-Edge-Logikchips kann in drei separate Blöcke unterteilt werden: das Front-End-of-Line (FEOL), das Middle-of-Line (MOL) und das Back-End-of-Line (BEOL). Das FEOL umfasst die ersten Verarbeitungsschritte in der Chip-Produktion. Hierbei werden die aktiven Teile der Chips, also die Transistoren, direkt in die Oberfläche des Silizium-Substrats des Wafers integriert. Ein Transistor ist ein elektrischer Schalter mit drei Elektroden: Gate, Source und Drain. Je nach Spannung am Gate kann elektrischer Strom im Leitungskanal zwischen Source und Drain fließen oder nicht. Nachfolgende Fertigungsschritte bauen auf dem FEOL auf, so dass es bei fertigen Chips die am tiefsten liegende Schicht ist.

Das BEOL, die letzte Stufe der Verarbeitung, ist die Schicht mit Interconnects, die sich im oberen Teil des Chips befinden. Interconnects sind komplexe Verdrahtungsschemata, die Takt- und andere Signale verteilen, Strom und Masse bereitstellen und elektrische Signale von einem Transistor zum anderen übertragen. Das BEOL ist in verschiedenen Metallschichten (Mx), lokalen, intermediären, semi-globalen und globalen Leitungen organisiert. Die Gesamtzahl der Schichten kann bis zu 15 betragen, wobei die typische Anzahl der Mx-Schichten zwischen 3 und 6 liegt. Jede dieser Schichten enthält (unidirektionale) Metallleitungen, organisiert in regelmäßigen Bahnen, und dielektrische Materialien. Sie sind vertikal durch Via-Strukturen miteinander verbunden, die mit Metall gefüllt sind.

FEOL und BEOL sind durch das MOL miteinander verbunden. Das MOL besteht typischerweise aus winzigen Metallstrukturen, die als Kontakte zu Source, Drain und Gate der Transistoren dienen. Diese Strukturen sind mit den lokalen Verbindungsschichten des BEOL verbunden. Während die Zellgröße kleiner wird, bleibt die Anzahl der Pins, die angeschlossen werden müssen, in etwa gleich. Das bedeutet: Der Zugang zu ihnen wird mit jeder Prozessgeneration schwieriger.

Einfluss parasitärer Effekte nimmt mit fortschreitender Skalierung zu

Da die Skalierung der Bauelemente auf 3 nm und darunter fortschreitet, bringt die Verarbeitung jedes dieser Module neue Probleme mit sich. Das zwingt Chiphersteller dazu, neue Bauelemente-Architekturen im FEOL sowie neue Materialien und Integrationsschemata im BEOL und MOL einzusetzen.

Horiguchi und Tokei stellen die Sicht von Imec auf die Skalierungs-Roadmap vor und gehen auf mögliche Optionen ein. Ausgehend von modernsten FEOL-, BEOL- und MOL-Technologien zeigen sie neue FEOL-Bauelementarchitekturen (z. B. Gate-all-around (GAA)-Nanosheet, Forksheet und komplementäre Feldeffekttransistoren (CFET)). Diese Architekturen werden sich unmittelbar auf die lokalen Verbindungsschichten auswirken und erfordern neuartige BEOL-Materialien (z. B. Ruthenium (Ru), Molybdän (Mo) und Metalllegierungen) und neuartige Integrationsschemata (z. B. Hybrid-Metallisierung, Semi-Damascene und Hybrid-Strukturen mit Zero-Vias).

Auf dieser spannenden Reise erklären die Imec-Masterminds auch strukturelle Skalierungsverstärker (z. B. selbstausrichtende Gate-Kontakte (SAGCs) und vergrabene Stromschienen (BPRs)), die die Konnektivität des MOLs verbessern. Diese sogenannten Booster helfen dabei, die erforderliche Fläche auf Standardzellenebene zu reduzieren, indem sie eine Verringerung der Anzahl der Metallspuren auf der Ebene der lokalen Verbindungen ermöglichen – dies wird als Spurhöhenskalierung bezeichnet.

FinFETs auf der FEOL: Mainstream-Technologien und ihre Skalierungsengpässe

Nach dem Moore‘schen Gesetz verkleinern sich die Transistorabmessungen alle zwei Jahre auf etwa das 0,7-fache. Um diesen Skalierungspfad weiter beschreiten zu können, wechselte die Industrie vor einigen Jahren von der planaren MOSFET- zur FinFET-Architektur. Bei einem FinFET hat der Kanal zwischen Source- und Drain-Anschlüssen die Form einer Finne. Das Gate wickelt sich um diesen 3D-Kanal und kann den Kanal von drei Seiten steuern. Diese Multi-Gate-Struktur konnte Short-Channel-Effekte eliminieren, die die Leistung des Transistors bei reduzierter Gate-Länge immer weiter verschlechterten.

2012 stellte Intel die ersten kommerziellen 22-nm-FinFETs vor. Seitdem gab es erhebliche Optimierungen der Architekturen, die die Performance verbesserten und die benötigte Fläche reduzierten. Zum Beispiel wurde die Höhe der Finnen vergrößert, um höhere Treiberströme bei gleicher Grundfläche zu erreichen. Heute hat die Industrie 7- und 5-nm-Chips mit FinFETs in Produktion. Auf der Zellebene der fortschrittlichsten Knoten weisen Standardzellen mit einer Leiterbahnhöhe von 6T zwei Finnen pro Bauelement auf, mit Kontaktabständen von nur 57 nm. Mit 6T ist gemeint, dass 6 Metalllinien in den Bereich der Zellhöhe passen.

Kupfer- und Kobalt-basiertes Dual-Damascene am BEOL

Um mit der Flächenskalierung im Front-End Schritt zu halten, wurden die BEOL-Abmessungen immer schneller verkleinert, was zu immer kleineren Metallabständen und reduzierten Querschnittsflächen der Drähte führte. Heute haben die meisten kritischen lokalen Verbindungen (M1 und M2) Metallabstände von nur noch 40 nm.

Der Kupfer-(Cu-)basierte Dual-Damascene-Prozess ist das Arbeitspferd für die Herstellung von Interconnects. Ein Dual-Damascene-Prozess beginnt mit der Abscheidung eines dielektrischen Low-k-Materials auf einer Struktur. Diese Low-k-Schichten sollen die Kapazität und die Verzögerung in den Chips reduzieren. In den nächsten Schritten werden Vias und Trenches gebildet. Seit einiger Zeit haben alle führenden Logikhersteller EUV-Lithographie in ihre Prozesse eingeführt beziehungsweise den Einsatz angekündigt, um die engen Pitches überhaupt ökonomisch fertigen zu können.

Barriereschicht verhindert Diffusion von Kupferatomen

Nach der Strukturierung wird eine metallische Barriereschicht aufgebracht, um zu verhindern, dass Cu-Atome in die Low-k-Materialien einwandern. Nach der Beschichtung der Barriereschichten mit einem Liner und Cu-Seed wird die Struktur mit Cu galvanisiert und anschließend ein chemisch-mechanischer Polierschritt (CMP) durchgeführt, um das Dual-Damascene-Modul fertigzustellen.

Routing-Staus und eine dramatische RC-Verzögerung (resultierend aus einem erhöhten Widerstands-Kapazitäts-Produkt (RC)) sind zu wichtigen Hindernissen für die weitere Skalierung der Interconnects geworden. Dies treibt die Einführung neuer Materialien und Integrationsschemata im BEOL voran. Seit einiger Zeit verwendet die Industrie Kobalt (Co) als alternatives Metall auf der lokalen Ebene. Einige Hersteller arbeiten auch mit Airgaps auf den Zwischenschichten als alternatives Low-k-Dielektrikum.

Reduzierung des Kontaktwiderstands und verbesserte Konnektivität im MOL

Die Verbindung zwischen dem FEOL und dem BEOL wird durch das MOL hergestellt. Lange Zeit war diese MOL als einschichtiger Kontakt organisiert. Heutzutage weitet sie sich auf mehrere Schichten aus, darunter zum Beispiel die Mint- und Vint-Layer. Diese Schichten führen die elektrischen Signale von der Source, dem Drain und dem Gate des Transistors zu den lokalen Interconnects und umgekehrt.

Bei den Transistoren ist der Source/Drain-Kontaktwiderstand zu einem wichtigen Thema für die Chip-Industrie geworden. Mit schrumpfenden Transistorabmessungen hat sich die für die Kontaktierung verfügbare Fläche verringert. Dies hat zu einem dramatischen Anstieg des Source/Drain-Kontaktwiderstandes geführt, der proportional zu dieser Kontaktfläche ist.

Kampf den parasitären Kapazitäten und Widerständen

Im Laufe der Jahre hat Imec verbesserte Source/Drain-Kontaktschemata entwickelt mit dem Ziel, den parasitären Widerstand zu verringern. In erster Linie wurde dazu das Dotierungsniveau auf der Halbleiterseite erhöht und die Grenzflächenqualität zwischen dem Metall (typischerweise ein Übergangsmetallsilizid) und dem Halbleiter optimiert.

Um die Konnektivität im MOL weiter zu verbessern, wurden strukturelle Skalierungsverstärker eingeführt. Ein Beispiel ist der selbstausrichtende Gate-Kontakt: Dieser ermöglicht es, den Gate-Kontakt direkt auf dem aktiven Bauelement zu platzieren. Dies hat einen flexibleren Gate-Zugang und eine Reduzierung der Gesamtkontaktfläche ermöglicht. Die Industrie hat diese Technik in die aktuellen Chip-Designs übernommen, um die Routingfähigkeit weiter zu verbessern.

Gestapelte „Gabelblätter“: Neue Transistorarchitekturen sind gefragt

Die Imec-Experten erwarten, dass bei einer fortschreitenden Skalierung der Strukturgrößen auf unter 5 nm FinFETs nicht länger geeignet sind. Bei reduzierter Gate-Länge bietet dieser Baustein nicht mehr genügend elektrostatische Kontrolle über den Kanal. Darüber hinaus erfordert die Entwicklung zu Standardzellen mit geringerer Leiterbahnhöhe (5T) einen Übergang zu Single-Fin-Bauelementen, die nicht genügend Treiberstrom liefern können – selbst wenn die Finnenhöhe weiter erhöht wird.

Hier treten vertikal gestapelte Gate-All-Around (GAA)-Nanosheet-Transistoren auf den Plan. Diese „Gabelblätter“ sind quasi die Evolution der FinFET-Bauelemente. GAAs sind vereinfacht auf der Seite liegende FinFETs, die in mehrere horizontale, kanalbildende Lagen unterteilt sind. Da das Gate nun vollständig um und zwischen den Kanälen liegt, erhält man im Vergleich zum FinFET eine bessere Kanalsteuerung. Gleichzeitig wird durch die bessere Verteilung des Kanalquerschnitts im 3D-Volumen der effektive Antrieb pro Footprint optimiert.

Prozessschritte zum Herstellen von GAA-Transistoren

Imec arbeitet bereits seit 2015 an dieser Architektur und konnte die kritischen Prozessschritte weitreichend optimieren. Der Prozessablauf zur Herstellung von vertikal gestapelten GAA-Nanosheet-Transistoren beginnt mit einer epitaktischen Abscheidung mehrerer Silizium-/Silizium-Germanium-(Si/SiGe-)Schichten und der Bildung und Füllung eines STI-Moduls (shallow trench isolation).

In einem späteren Schritt werden die SiGe-Schichten selektiv entfernt, wodurch die Si-Nanosheetstrukturen freigesetzt werden. Um und zwischen diesen Si-Nanosheetschichten wird ein Gatestapel in einem Dual-Work-Function-Replacement-Metal-Gate (RMG)-Fluss gebildet. Neben optimierten Prozessschritten hat das Imec-Team Prozesse entwickelt, mit denen sich der Abstand zwischen den vertikalen Nanosheets auf weniger als 10 nm reduzieren lässt. Auf diese Weise konnte die parasitäre Kapazität deutlich reduziert werden. Heute bereiten sich einige Chip-Hersteller darauf vor, diese Bauelemente für die Produktion ihrer Chips der nächsten Generation zu verwenden.

Von Nano-Sheet- zu Fork-Sheet-Transistoren

Um die Skalierbarkeit des Nanosheet-Bauelements in Richtung des 2-nm-Knotens und darüber hinaus zu erweitern, hat Imec kürzlich eine alternative Architektur vorgeschlagen: das Forksheet-Bauelement. In dieser Architektur werden die Schichten durch eine Gabel-Gate-Struktur gesteuert, die durch die Einführung einer dielektrischen Wand zwischen p- und n-MOS-Bauteilen vor der Gate-Strukturierung realisiert wird.

Diese Wand isoliert den p-Gate-Graben physikalisch vom n-Gate-Graben und ermöglicht so einen viel engeren n-zu-p-Abstand als dies bei FinFET- oder Nanosheet-Bauelementen möglich war. Basierend auf Simulationen erwartet Imec, dass dieses Forksheet eine überlegene Skalierbarkeit in Bezug auf Fläche und Leistung aufweist. Dadurch lassen sich die Spurhöhen von 5T wohl auf 4,3T reduzieren, außerdem weisen die Strukturen eine geringere parasitäre Kapazität auf.

Bei der Implementierung in ein SRAM-Design kann eine reduzierte Zellfläche erwartet werden. Kürzlich führte das Imec-Team die erste elektrische Charakterisierung von funktional integrierten Forksheet-FET-Bauelementen durch, die auf der VLSI 2021 vorgestellt wurde. Sie demonstrierten die Schlüsselmodule dieser Architektur - einschließlich der dielektrischen Wand und der Ersatz-Metal-Gate-Strukturierung bei 17 nm n-p-Abstand - und fanden keine Verschlechterung der Elektrostatik.

In Teil 2 dieses Beitrags (erscheint in Kürze) erklären Zsolt Tokei und Naoto Horiguchi, dass neben neuen Transistorarchitekturen eine Revolution bei Verbindungstechniken, Skalierungs-Booster und möglicherweise ganz neue Materialien nötig sind, um die Skalierung hin zu 1-nm-Knoten realisieren zu können.

Über Zsolt Tokei
Zsolt Tokei ist Programmdirektor Nano-Interconnects bei Imec. Er kam 1999 zu Imec und hatte seither verschiedene technische Positionen in der Organisation inne. Zunächst als Prozessingenieur und Forscher auf dem Gebiet der Kupfer-Low-k-Verbindungen, dann leitete er die Metallabteilung. Später wurde er Principal Scientist und Program Director Nano-Interconnects.
Er erwarb einen M.S. (1994) in Physik an der Universität Kossuth in Debrecen, Ungarn. Im Rahmen einer gemeinsamen Doktorarbeit zwischen der ungarischen Universität Kossuth und der französischen Universität Aix Marseille-III promovierte er 1997 in Physik und Materialwissenschaften. Im Jahr 1998 begann er am Max-Planck-Institut in Düsseldorf, Deutschland, als Post-Doc zu arbeiten.
Nach seinem Wechsel zu Imec arbeitete er weiter an einer Reihe von Fragen der Verbindungstechnik, einschließlich Skalierung, Metallisierung, elektrischer Charakterisierung, Modulintegration, Zuverlässigkeit und Systemaspekten.

Bildquelle: Imec

Über Naoto Horiguchi
Naoto Horiguchi ist Direktor des Logik-CMOS-Skalierungsprogramms am Imec in Leuven, Belgien. Er arbeitet seit 2006 am Institut, wo er zusammen mit weltweiten Industriepartnern, Universitäten und Forschungsinstituten an der Entwicklung von CMOS-Bauelementen arbeitet. Sein aktueller Schwerpunkt ist die Skalierung von CMOS-Bauelementen bis zum 2-nm-Technologieknoten – und darüber hinaus.
Horiguchi begann seine Karriere in der Halbleiterbauelement-F&E bei Fujitsu Laboratories Ltd. im Jahr 1992. Von 1992 bis 1999 war er mit der Entwicklung von Bauelementen unter Verwendung von Halbleiter-Nanostrukturen in den Fujitsu Laboratories Ltd. und der University of California, Santa Barbara, beschäftigt. Von 2000 bis 2006 war er in der Entwicklung der 90-45-nm-CMOS-Technologie bei Fujitsu Ltd. als leitender Integrationsingenieur tätig.

Bildquelle: Imec

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