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CEA-Leti und Intel schließen Partnerschaft für 3D-Packaging

Redakteur: Sebastian Gerstl

CEA-Leti hat eine Zusammenarbeit mit Intel bei 3D-Gehäusetechnologien für Prozessoren angekündigt. Die Forschungsarbeiten konzentrieren sich auf die Montage kleinerer Chips, die Optimierung der Verbindungstechnologien zwischen den verschiedenen Elementen von Mikroprozessoren sowie auf Bond- und Stapeltechnologien für 3D-Halbleiter.

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Das Forschungsinstitut CEA-Leti arbeiten zusammen, um gemeinsam dichtere Chip-Packungen und fortschrittliche 3D-Stapelungstechnologien für Halbleiter zu entwickeln.
Das Forschungsinstitut CEA-Leti arbeiten zusammen, um gemeinsam dichtere Chip-Packungen und fortschrittliche 3D-Stapelungstechnologien für Halbleiter zu entwickeln.
(Bild: CEA-Leti)

Bei sogenannter 3D-Technologie in der Halbleiterfertigung werden Chips vertikal in einem Gerät gestapelt. Dies optimiert nicht nur die Leistung des Chips mit fortschrittlichen Gehäuseverbindungen zwischen den Komponenten, sondern ermöglicht auch die Schaffung einer heterogenen Integration, was die Herstellung effizienterer, dünnerer und leichterer Mikroprozessoren ermöglicht.

Darüber hinaus profitieren Chipfirmen durch die Implementierung mehrerer heterogener Lösungen in einem einzigen Gehäuse von beträchtlicher Flexibilität, wie z.B. dem Mischen und Anpassen verschiedener Technologieblöcke mit unterschiedlichen IP und der Integration von Speicher- und Ein-/Ausgabetechnologien innerhalb desselben Bauteils.

Der Schlüssel zu den Arbeiten von CEA-Leti liegt in der Entwicklung neuer 3D-Bonding- und Stapeltechnologien für die Integration von Geräten, die in verschiedenen Prozessen hergestellt werden. Laut CEA-Leti konzentriert sich die Zusammenarbeit mit Intel auf fortschrittliche Technologien, um die Dichte der Verbindungen zu erhöhen und damit das Pitch zu verringern.

Durchbruch bei 3D-Stapelungstechnologien und Interposern

Im Jahr 2019 führte Intel die 3D-Stapelungstechnologie Foveros ein. Diese fortschrittliche Gehäusetechnologie, die in Intel Core-Prozessoren mit Intel-Hybridtechnologie (Codename Lakefield) eingeführt wurde, wird in einem kleinen physischen Gehäuse für eine deutlich reduzierte Platinengröße geliefert, um ein optimales Gleichgewicht zwischen Leistung und Energieeffizienz zu bieten.

Auf der IEEE Electronic Components and Technology Conference im Juni 2020 erhielt CEA-Leti den Best Paper Award für seine am IRT Nanoelec durchgeführten Arbeiten zum aktiven Silizium-Interposer als vielversprechende Lösung für eine heterogene 3D-Integration. Im Februar diesen Jahres stellte das CEA-Leti auf der IEEE International Conference on Solid-State Circuits (ISSCC) 2020 einen Durchbruch bei aktiven Interposern und 3D-Stapelchiplets vor: Einen 220GOPS leistenden 96-Kern-Prozessor mit sechs Chiplets, die in einem 3D-Stepelungsverfahren auf einem aktiven Interposer sitzen.

Der Chip bietet 0.6ns/mm an Latenzzeit, 3Tbyte/s/mm2 Inter-Chiplet Interconnects und DC-DC-Wandler mit 156mW/mm2bei 82%-Spitzeneffizienz. Der in der Studie vorgestellte Prototyp biete eine modulare und energieeffiziente Integrationsplattform, die eine effiziente Integration von großen, Chiplet-basierten Computersystemen wie High-Performance-Computing (HPC) und Anwendungen mit großen Datenmengen ermöglicht.

Der aktive Interposer integriere demnach die folgenden Einheiten::

  • vollständig integrierte Spannungsregler ohne passive Bauelemente für ein effizientes Energiemanagement der gestapelten 3D-Chiplets;
  • flexible Systemverbindungstopologien zwischen allen Chiplets für skalierbare Cache-Kohärenz-Unterstützung;
  • energieeffiziente 3D-Stecker für dichte Kommunikation mit hohem Durchsatz und zwischen den Schichten; sowie
  • einen Speicher-IO-Controller und die physikalische Schicht (PHY) für die Socket-Kommunikation.

Schematischer Aufbau der am CEA-Leti entwickelten Interposer-Einheit.
Schematischer Aufbau der am CEA-Leti entwickelten Interposer-Einheit.
(Bild: CEA-Leti)

Die 96 Rechenkerne des Prototyps sind in sechs Chiplets in einem 28 nm FDSOI, CMOS-Knoten, organisiert, die in einer Face-to-Face-Konfiguration unter Verwendung von Mikrobumps mit 20 µm Abstand auf einen aktiven Interposer gestapelt sind, der Durchkontaktierungen (TSVs) in einem 65 nm-Technologieknoten einbettet. Die gesamte Systemarchitektur bietet eine vollständig skalierbare, verteilte, cache-kohärente Architektur zwischen allen Chiplet-Computerkacheln, die durch den aktiven Interposer miteinander verbunden sind. Die innovative cachekohärente Architektur ermöglicht eine einfache Softwareverteilung durch eine Hierarchie von Caches für eine volle Skalierbarkeit des Systems mit bis zu 512 Kernen.

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