Kompressions-IP für FPGA Bilddaten verlustfrei um bis zu 60 Prozent komprimieren

Redakteur: Michael Eckstein

Speziell für FPGA-basierte Vision-Applikationen hat PLC2 Design seine L5 (De-) Compression IP entwickelt. Per AXI-Schnittstelle soll sie sich leicht in eigene Projekte integrieren lassen und Bilddaten mit Sub-Frame-Latency ressourceneffizient ohne Informationsverluste um bis zu 60 Prozent komprimieren können.

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Datenverdichter: Die L5-IP von PLC2 soll digitale Bildinformationen mit Sub-Frame-Latency um bis zu 60 Prozent komprimieren – und umgekehrt verdichtete Daten entkomprimieren.
Datenverdichter: Die L5-IP von PLC2 soll digitale Bildinformationen mit Sub-Frame-Latency um bis zu 60 Prozent komprimieren – und umgekehrt verdichtete Daten entkomprimieren.
(Bild: gemeinfrei / Pixabay )

Verlustfreie und gleichzeitig hohe Kompression ist so etwas wie der heilige Gral der Bilddatenverarbeitung. Ist sie doch Voraussetzung für effiziente Ressourcennutzung etwa beim Streamen und beim Speichern der Informationen. Eine interessante Lösung liefert PLC2 Design mit seiner L5 (De-) Compression IP für FPGA-Implementierungen: Laut Hersteller dampft sie Bilddaten schnell und energieeffizient um bis zu 60 Prozent ein.

Vision-Anwendungen generieren schnell große Datenmengen. Diese belegen viel Speicherplatz und ihre Verarbeitung erfordert viele Rechenressourcen. Eine übliche Lösung ist, die Daten zu komprimieren – meist verlustbehaftet. Das lässt die Datenmenge deutlich schrumpfen, birgt jedoch die Gefahr, dass Details in den Aufnahmen verloren gehen – möglicherweise entscheidende Details.

„Lightweight, Low Latency, Low Power und Lossless“

PLC2 Design hat daher einen IP-Block für den Einsatz auf FPGAs (Field Programmable Gate Arrays) entwickelt, der Bilder nach Angaben der Spezialisten für programmierbare Logik verlustfrei um bis zu 60 Prozent verdichtet beziehungsweise zuvor komprimierte Bilder wiederherstellt. Der Produktname L5 (De-) Compression IP ist dabei Programm und bezeichnet die Haupteigenschaften der Lösung: Laut PLC2 sind dies „Lightweight, Low Latency, Low Power und Lossless“.

„Unsere L5-IP ist mit Xilinx AXI-Streaming-Schnittstellen ausgestattet und lässt sich nahtlos in bestehende Bildverarbeitungsanwendungen integrieren“, sagt Stefan Krassin, Geschäftsführer von PLC2 Design. Dass die Lösung für den Einsatz auf FPGAs ausgelegt ist, überrascht nicht: Nicht zuletzt für Edge-Devices sind die programmierbaren Logikbausteine in vielen Fällen gut geeignet, um Vision-Projekte fernab teurer ASIC-Implementierungen umsetzen zu können.

Sub-Frame-Latency und geringer Stromverbrauch

Nach Angaben des Herstellers können Anwender mit der PLC2 L5 (De-) Compression IP modernste Sub-Frame-Latency in Kombination mit geringem Stromverbrauch und einer effizienten Implementierung bezüglich Ressourcenverbrauch und verlustfreier Dekompression erreichen – und das für eine Vielzahl von Anwendungen auf Edge Devices und in der Cloud. Die Integration in bestehende Systeme ist sowohl für die Datenübertragung mit anschließender Dekompression, als auch für die Speicherung von komprimierten Daten mit existierender Hardware möglich.

„Mögliche Anwendungen für die L5 (De-) Compression IP sind kamerabasierte Anwendungen in der Automobilindustrie inklusive schwerer Lkw und Nutzfahrzeuge, Bahnanwendungen, Roboter, Drohnen und Weitere“, sagt Krassin. Mit einer Datenreduzierung von bis zu 60 Prozent werde Raum für zukünftige Anwendungen geschaffen – etwa Erweiterungen mit höher auflösenden Sensoren.

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