Erweitertes Artix- und Zynq-Utrascale+-Portfolio Außen mini, innen maxi: Programmierbare Logik für die Edge

Redakteur: Michael Eckstein

Xilinx erweitert seine programmierbaren Artix- und Zynq-Utrascale+-Bausteine für bandbreitenintensive und smarte Anwendungen an der Edge. Eine modellübergreifende Softwarekompatibilität soll eine weitreichende Skalierbarkeit für Applikationen sicherstellen. Die 16-nm-Chip stecken in winzigen InFO-Gehäusen von TSMC.

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Kraftzwerge: Im Vergleich zu ICs im herkömmlichen Chip-Scale-Gehäusen sind die neuen Chips im InFO-Package von TSMC geradezu winzig.
Kraftzwerge: Im Vergleich zu ICs im herkömmlichen Chip-Scale-Gehäusen sind die neuen Chips im InFO-Package von TSMC geradezu winzig.
(Bild: Xilinx)

TSMC macht es möglich: Basierend auf der InFO-Packaging-Technologie (Integrated Fan Out) des taiwanesischen Halbleiterherstellers hat Xilinx sein Portfolio von programmierbaren Utrascale+-Bausteinen der Artix- und der Zynq-Serien speziell für Anwendungen erweitert, die einen möglichst geringen Stromverbrauch erfordern. Dazu zählt der Marktführer für adaptives Computing Edge-Applikationen in der Industrie, Bildverarbeitung, im Gesundheitswesen, Broadcasting, Automobilbau und in der Netzwerktechnik. Also Anwendungsbereiche, in denen sehr große Datenströme sehr schnell verarbeitet werden müssen.

„Die Nachfrage nach kompakten, intelligenten Edge-Anwendungen treibt den Bedarf an energieeffizienten Processing- und Bandbreiten-Engines“, sagt Sumit Shah, Senior Director, Product Line Management und Marketing bei Xilinx. Diese müssten eine möglichst hohe „Rechendichte“ bei minimalem Platzbedarf bieten, „um leistungsfähige Systeme mit kleinstem Platzbedarf zu ermöglichen“.

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Mehr Bandbreite oder flexible KI-Power – der Einsatzzweck entscheidet

Die Artix-Utrascale+-FPGAs hat der Hersteller für hohe I/O-Bandbreite und DSP-Rechenleistung konzipiert. Der neue Vertreter der Familie basiert auf der bewährten FPGA-Architektur und eignet sich laut Xilinx besonders für eine Reihe von Anwendungen wie Machine Vision mit hochentwickelter Sensortechnologie, High-Speed-Netzwerke und ultrakompakte „4K-ready“-Videoübertragungen.

Die Transceiver von Artix Utrascale+ arbeiten mit 16 GBit/s und sollen neuste Protokolle für Networking, Vision und Video unterstützen. „Gleichzeitig liefern die Bausteine die höchste DSP-Rechenleistung in ihrer Klasse“, sagt Jayson Bethurem, Director Cost Optimized Portfolio and Zynq Utrascale+ MPSoC PLM von Xilinx.

Heterogenes Prozessor-Subsystem auf ARM-Cortex-A53-Basis

Die Zynq-Utrascale+-MPSoCs sind laut Xilinx hingegen optimiert für eine geringe Leistungsaufnahme und niedrige Kosten. Dazu zählt der neue ZU1-Baustein sowie die bereits produktionserprobten ZU2 und ZU3. Alle drei sind im InFO-Gehäuse erhältlich. Sie bestehen neben der programmierbaren Logik und fixen Schnittstellenblöcken aus einem Prozessor-Subsystem aus ARM-Cortex-A53-Kernen in Dual- oder Quad-Core-Konfiguration sowie einem ARM Mali-400MP-Grafikblock.

Moderne Packing-Technik Integrated Fan-Out (InFO)

Integrated Fan-Out, kurz InFO, ist eine Packaging-Technik für die Systemintegration auf Waferebene mit hochdichten RDL (Re-Distribution Layer) und TIV (Through InFO Via). Ziel ist es, die Chips aus der Wafer-Produktion in Gehäuse mit minimalen Abmessungen zu integrieren, die sich industriell verarbeiten lassen. Die InFO-Plattform stellt unterschiedliche Gehäuseschemata in 2D und 3D bereit, die für bestimmte Anwendungen optimiert sind, etwa Mobile oder High Performance Computing.

Anders als beim Flip-Chip-Packaging kommt InFO ohne Trägersubstrat und ohne C4-Verbinder als Interconnect aus, die das Silizium-Die mit dem Träger verbinden. Stattdessen dienen die C4-Anschlüsse gleich als Lötkugeln für die Montage auf der Leiterplatte. Die Anschlussdichte kann sehr hoch sein, da die Kugeln lediglich 0,5 mm voneinander entfernt sind (0,5 mm Ball-Pitch). Ergebnis: Der produktionsfertige Chip ist kaum größer als das Die. Laut Xilinx geht damit ein um 60% geringerer Platzbedarf auf der Platine einher. Ein weiterer Vorteil der InFO-Technik sind die viel kürzeren Leitung vom Die zur Leiterplatte und die dadurch verbesserte Signalintegrität. Zudem sind InFO-Chips rund 70% dünner als ICs in herkömmlichen Chip-Scale-Gehäusen.

„Als Teil der Multi-Processing-SoC-Linie ist der neue ZU1 für die Konnektivität an der Edge und für IoT-Systeme in der Industrie und im Gesundheitswesen konzipiert, einschließlich Embedded-Vision-Kameras, AV-over-IP 4K- und 8K-fähiges Streaming, tragbare Testsysteme sowie Consumer- und medizinische Anwendungen“, sagt Bethurem. ZU1 sei für „miniaturisierte rechenintensive Anwendungen“ konzipiert, könne aber auch für mehr Rechenleistung auf ZU2- und ZU3-basierte Geräte skaliert werden.

„Größtes DSP-zu-Logikzellen-Verhältnis“

Ein umfangreicher Digital-Signal-Processing-(DSP-)Bereich mit dem laut Betherum „größten DSP-zu-Logikzellen-Verhältnis“ soll für schnellstmögliche Signalverarbeitung und KI-Berechnungen sorgen. Das identische Prozessor-Subsystem bei allen Modellen gewährleiste eine übergreifende Softwarekompatibilität in der Bausteinfamilie.

Nach eigenen Angaben kommt erstmals bei einer hardwareadaptierbaren Plattform die 16-nm-Prozesstechnik in Kombination mit der InFO-Packaging-Technologie von TSMC zum Einsatz. Dadurch seien die neuen Gehäuse bis zu 70% kleiner als die bisher genutzten Chip-Scale-Gehäuse. „Wir nutzen diesen Technologieknoten seit nunmehr fünf Jahren“, sagt Betherum, „und haben unsere Technologie immer besser darauf angepasst. Ganz klar: 16 nm hat für uns derzeit das beste Verhältnis zwischen Performance, Kosten und Leistungsaufnahme.“

Skalierbarkeit und Sicherheit im Fokus

Da das Xilinx Artix- und Zynq Utrascale+-Portfolio nun vom High-End- auf das Low-End-Segment ausgedehnt wurde, stelle die erweiterte Plattformskalierbarkeit sicher, „dass Kunden multiple Lösungen auf der gleichen Xilinx-Plattform entwickeln können“, erklärt Betherum. Dadurch würden Design-Investitionen über das gesamte Portfolio hinweg erhalten bleiben, während sich die Entwicklungszeit bis zur Marktreife oft verkürzen lasse.

Nach seinen Angaben verfügen auch die Mitglieder der kostenoptimierten Artix- und Zynq Utrascale+-Familie über die gleichen robusten Sicherheitsfunktionen wie die restliche Utrascale+-Plattform. Dazu gehören RSA-4096-Authentifizierung, AES-CGM-Entschlüsselung, DPA-Abwehrmaßnahmen und die Xilinx-eigene Security-Monitor-IP, „die sich über den gesamten Produktlebenszyklus hinweg an Sicherheitsbedrohungen anpasst und die Sicherheitsanforderungen sowohl für Verteidigungs- als auch für zivile Projekte erfüllt“.

„Die Möglichkeit für Kunden, ihre Designs mit einer einzigen sicheren Plattform für eine breite Palette von Anwendungen und Märkten zu skalieren, ist der Schlüssel für eine schnellere und einfachere Design-Integration sowie für die Nutzung von kritischen Time-to-Market-Chancen“, sagte Dan Mandell, Senior Analyst, IoT and Embedded Technology bei VDC Research.

Verfügbarkeit

Die neuen kostenoptimierten Modelle Artix Utrascale+AU25P und AU20P werden laut Xilinx voraussichtlich ab Mitte des Sommers produziert. Die Zynq Utrascale+ ZU2- und ZU3-Modelle befinden sich derzeit in der Bemusterung. Die Volumenproduktion von ZU1, ZU2 und ZU3 soll voraussichtlich im vierten Quartal 2021 beginnen.

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