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Analog- und Mixed-Signal-Schaltungen schneller simulieren und verifizieren

| Redakteur: Michael Eckstein

Mentor hat seine „Analog FastSPICE“-Technik (AFS) überarbeitet. Die neue „eXTreme“-Version (XT) soll die Post-Layout-Verifikation großer analoger Designs für 7-, 5- und 3-nm-Prozessknoten erheblich beschleunigen.

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Entstören: Je kleiner die Prozessknoten, desto schwerwiegender machen sich parasitäte Effekte in elektrischen Schaltungen bemerkbar. Gut, wenn sich ihre Auswirkungen exakt simulieren lassen.
Entstören: Je kleiner die Prozessknoten, desto schwerwiegender machen sich parasitäte Effekte in elektrischen Schaltungen bemerkbar. Gut, wenn sich ihre Auswirkungen exakt simulieren lassen.
(Bild: Clipdealer yuyang/123RF)

Mit atemraubendem Tempo schreitet die Fertigungstechnik für Halbleiter voran: Erst vor gut zwei Jahren kamen Chips mit 7-nm-Strukturen in nennenswerten Stückzahlen auf den Markt, gefertigt in hochmoderner EUVL-Technik (extreme ultraviolett lithographie). Mittlerweile zählt diese Strukturgröße zum Mainstream. Noch dieses Jahr sollen erste 5-nm-Chips vom Band laufen.

Dazu müssen sie jedoch erst einmal entwickelt, simuliert und für neuste Produktionstechniken spezifiziert werden. Die Schaltkreisverifikationen für Analog-, Hochfrequenz-, Mixed-Signal-, Speicher- und kundenspezifische Digitalschaltungen im Nanometerbereich übernehmen SPICE-Simulations- und Post-Layout-Verifikationsprogramme. Die wichtigsten Vertreter solcher EDA-Tools (electronic design automation) sind Mentor, Cadence und Synopsis.

Simulationsleistung versus Simulationsgenauigkeit

Nun kündigt die Siemenstochter Mentor „signifikante Fortschritte für die Post-Layout-Verifikation großer analoger Designs im Nanometerbereich“ an. Mittel zum Zweck ist die neue „Analog FastSPICE eXTreme“-Technik, kurz AFS-XT. Diese soll die Simulationsleistung erheblich steigern – unter Beibehaltung der für die analoge Verifikation im Nanometerbereich erforderlichen Foundry-zertifizierten Genauigkeit.

„Da auch analoge, Mixed-Signal- und RF-Designs weiter in die neuesten Nanometer-Prozesstechniken vordringen, fordern Entwickler eine deutliche Verbesserung der Leistung von Schaltungssimulatoren ohne Beeinträchtigung der Genauigkeit“, sagte Ravi Subramanian, Senior Vice President für IC Verification Solutions von Mentor.

Parasitäre Effekte sind ein Problem in der Schaltungstechnik

Für die neue Version hat Mentor nach eigenen Angaben die Algorithmen zur Reduktion parasitärer RC-Elemente verbessert und die Performance des AFS-Kerns erhöht. Zudem sei jetzt eine umfassende, vollspektrale Rauschanalyse für hochpräzise Chip-Simulationen möglich.

So gerüstet soll AFS-XT besonders die Entwicklung von analogen Designs mit hohem Anteil von parasitären Elementen vereinfachen. Mit fortschreitender Verkleinerung der Prozessgeometrien wird dies zunehmend problematisch: Die Berechnungen müssen immer genauer sein, was in der Regel mehr Zeit und Prozessor-Power erfordert. Durch die Überarbeitung seiner bisherigen „Analog FastSPICE“-Technik (AFS) einen deutlichen Tempo-Boost erreicht haben: Nach eigenen Angaben berichten Kunden, das AFS-XT Schaltungen rund zehnmal schneller simulieren kann als der Vorgänger.

„Wir haben an dem Early-Access-Programm für AFS-XT mit mehreren großen Post-Layout-Designs teilgenommen und konnten eine bis zu 10-fache Beschleunigung bei gleichbleibender SPICE-Genauigkeit feststellen“, sagt etwa Randy Caplan, Executive Vice President von Silicon Creations. Gegenüber Wettbewerbslösungen sei die Simulationsleistung bei ähnlichen Genauigkeitseinstellungen etwa dreimal höher.

3-nm-Prozessknoten im Blick

Für Bausteine wie PLLs (Phase Locked Loops) und Low-Power-/High-Speed-Schnittstellen wie SerDes habe man Silizium-IPs für höchste Taktraten auch bei kleinsten Prozessknoten entwickelt, sagt Caplan. „Unsere Designs kommen in neusten System-on-Chip-ICs zum Einsatz und müssen auch auf den neuesten FinFET-Geometrien bis hinunter zu 3 nm funktionieren.“ Bereits die AFS-Plattform von Mentor ist bis hinab zu 5 nm Foundry-zertifiziert.

Daher sei es unerlässlich, FinFET-Designs schnell und genau simulieren können – schließe müsse man sehr engen Zeitpläne einhalten. Wichtig sei dabei, die eigenen Designs vollständig verifizieren zu können, um möglichst bereits mit dem ersten Entwurf „unsere Leistungs- und Ausbeuteziele zu erreichen.“

Analoge Verifikation im Nanometerbereich beschleunigen

Ähnlich äußert sich Mahesh Tirupattur, Executive Vice President von Analog Bits, einem Entwickler von Mixed-Signal-IP wie Low-Power-SerDes, Phasenregelkreise, Sensoren und I/Os in fortgeschrittenen FinFET-Prozessen bis zu 3 nm: „Wir haben sehr hohe Genauigkeitsanforderungen an unsere integrierte Takterzeugungs- und Interconnect-IP, die unbedingt die Berücksichtigung von parasitären Layout-Effekten dieser FinFET-Designs benötigt, um die tatsächliche analoge Schaltungsreaktion möglichst genau darzustellen.“ Der Einsatz von AFS-XT habe zu einer sechsfach schnelleren Verifikation bei gleichbleibender Genauigkeit für die analoge Verifikation im Nanometerbereich geführt.

AFS-XT ergänzt die Symphony Mixed-Signal-Plattform von Mentor und ist für aktuelle AFS-Kunden ohne zusätzliche Kosten erhältlich. Symphony nutzt AFS als analogen Schaltungssimulator für eine schnelle und genaue Überprüfung von Mixed-Signal-Designs. Für die digitalen Schaltungsteile können laut Hersteller bei Symphony alle gebräuchlichen HDL-Simulatoren in der Mixed-Signal Simulation verwendet werden. Die Symphony-Plattform unterstütze das Überprüfen komplexer, Mixed-Signal-ICs im Nanometerbereich mit einer intuitiven Bedienung, leistungsstarken Debugging-Funktionen und einfacher Konfiguration.

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