Leiterplatten-Design

Allegro 16.0 leutet Generationswechsel ein

18.06.2007 | Autor / Redakteur: Dirk Müller* / Gerd Kucera

Einen Mega-Release, wie es ihn in der EDA-Szene nur alle vier Jahre gibt, nannten Branchenkenner die Weltpremiere der Leiterplatten-Designplattform Allegro 16.0. Mike Fister persönlich, President und CEO von Cadence, präsentierte in München eine Vielzahl neuer Funktionen und Produkte, die diese Vista-kompatible Plattform leistungsstärker machen.

Vollständig überarbeitet ist die Bedienoberfläche des Allegro-PCB-Editors. Sie zeigt sich nun modern, aufgeräumt und Vista-kompatibel. Des Weiteren gibt es fassettenreiche neue Funktionen in allen Modulen der Allegro-Plattform. Wesentlicher Schwerpunkt in dieser Version ist die Design-Ergonomie. Für effektives Arbeiten werden zwei verschiedene Bedienungsarten im Layout unterstützt; das sogenannte Pre-Selection und Post-Selection. Die gesamte Verwaltung der Designregeln ist optimiert und nun auch für alle physikalischen Regeln und Abstandsregeln in hierarchischer Form im Constraint Manager möglich.

Zur automatisierten Entflechtung gibt es eine neue Generation von Auto-Router, bei der es sich um eine globale Methode handelt, bei der der System-Designer das Verlegen von Leitungen und Bussen konzeptionell planen und hierarchisch entflechten kann. Neu ist es, die Design-Absicht in der Planungsphase zu erfassen und in der Allegro-Datenbasis zu speichern. Somit werden komplizierte Entflechtungsstrategien erstmals mit einem Tool planbar und von einer neuen Routing-Engine umgesetzt.

Die Post-Selection ist nun um eine Pre-Selection ergänzt

Die Ergonomie einer Software ist ausschlaggebend, wie effizient ein Designer seine Aufgabe umsetzen kann. Bisher war in Allegro nur Post-Selection möglich. Bei Post-Selection wird ein Befehl, etwa Move für das Verschieben, ausgewählt und anschließend über gesetzte Filter gezielt gewählt, ob eine Durchkontaktierung, ein Stück Leiterbahn oder ein Bauteil verschoben werden soll. Diese Vorgehensweise hat sich als effizient herausgestellt, wenn die gleiche Aktion nacheinander auf viele Komponenten angewendet werden soll, wie z.B. nacheinander verschieben, da die neuen Komponenten nur einmal angeklickt werden musste.

Neu hinzugekommen ist nun auch die Pre-Selection. Hierbei wird erst das Bauteil, das Stück Leiterbahn oder die Durchkontaktierung angewählt und anschließend mit der rechten Maustaste gewählt, was mit diesem Bauteil passieren soll, z.B. Move, Delete, Change usw. Pre-Selection ist besser geeignet, wenn in einem Bereich verschiedenen Aktionen zu verschiedenen Bauteilen ausgeführt werden sollen. Die zweite Form der Selektion wird auch von Microsoft Vista unterstützt.

Beide Möglichkeiten erlauben es dem Anwender, die geeignete und bevorzugte Art der Selektion zu wählen, was zu einer erheblichen Reduzierung von Mausklicks führt und ergonomischen Mehrwert bietet.

Die Befehlsauswahl ist entsprechend dem Arbeitsschritt strukturiert

Eine weitere Verbesserung der Ergonomie des PCB-Editors sind die verschiedenen kontextabhängigen Bearbeitungsmodi. Ziel dieser Bearbeitungsmodi ist es, die verschiedenen thematischen Arbeitsschritte im Laufe eines Designs so zu optimieren, dass sich der Anwender auf seine eigentliche Arbeit besser konzentrieren kann. Je nach Thema werden nur die zum Thema passenden Befehle angeboten. So wird die Befehlsauswahl schnell und intuitiv für den Anwender je nach Arbeitsschritt strukturiert.

Netze und Busse lassen sich im Bündel wie Bauteile platzieren

Schaltet der Anwender zum Beispiel in den Modus General Edit um, dann enthalten das Menü der rechten Maustaste und die Ikonen am Rand alle Befehle, die häufig zum Platzieren verwendet werden. Der Modus Etch Edit ist speziell für das interaktive Entflechten optimiert. Beim Klicken mit der Maus, werden nur Funktionen zum Routen intelligent angeboten. Der dritte Modus ist das globale Planen des Routings, auch Interactive Floorplanning genannt. In diesem Modus kann der Anwender Netze und Busse zu Bündeln zusammenfassen. Pfade auf denen die Bündel geroutet werden sollen, lassen sich wie Komponenten platzieren.

Der Constraint Manager beherrscht nun alle Design-Regeln

Bisher wurden in einem Constraint Manager nur High-Speed-Regeln für Designs verwaltet, die kritisch für die Signalintegrität waren. Weil sich dieses Konzept der Regelverwaltung als übersichtlich und komfortabel herausstellte, hat Cadence jetzt alle Designregeln in das Format des Constraint Managers umgestellt. Auch physikalische Regeln wie Klassen- und Abstandsregeln sind jetzt hierarchisch im Constraint Manager organisiert.

So lassen sich übersichtlich auch komplexeste Designvorgaben über verschiedene Ebenen wie die ganze Leiterplatte, funktionale Bereiche, einzelne Bauteile oder Anschluss-Pins gezielt zuweisen. Es wird zum Beispiel die ganze Leiterplatte mit einer minimalen Abstandsregel von 5 mil versehen, alle Netze die sich im explosionsgeschützten Bereich befinden werden jedoch mit dem Regelsatz EX belegt, der neben den Abstandsregeln noch weitere Vorgaben für explosionsgeschützte Bereiche enthält. Es lassen sich spezielle Regelsätze erstellen und in der Bibliothek ablegen, sodass sie schnell auf zukünftige Designs übertragbar und wiederverwendbar sind.

Global Routing Environment (GRE) anstatt Autrorouter

Cadence erfindet das Entflechten neu. Bisher haben Autorouter versucht einzelne Leitungen nacheinander unter Berücksichtigung der Designregeln zu verlegen. Wenn ein von einem Autorouter entflochtenes PCB später manuell verändert werden soll, ist das meist schwierig. Mit dem globalen Routing Environment wendet Cadence eine ganz neue Methode beim computergestützen Entflechten an:

Ein gutes Routing wird meist vorher vom Layouter geplant. Dabei werden die Wege der Busse und High-Speed-Signale als Pfade oder Kanäle auf Papier skizziert. Diese Skizzen helfen dann dem Layouter bei der Umsetzung komplizierter PCBs.

Mit dem Globalen Routing Environment (GRE) bietet Allegro PCB Design GXL nun die Möglichkeit, bereits im Arbeitsschritt Floorplanning die Routing-Kanäle festzulegen. Das Route-Environment gibt dazu online ein Feedback, ob der gewählte Bus mit z.B. 64 Bit in diesen Kanal passt. Dabei werden nicht nur die Längenregeln und Busbreiten beachtet, sondern das GRE errechnet auch den Platzbedarf für den Längenausgleich dynamisch aus.

Erstmalig sind What-If-Analysen beim Floorplanning möglich

Dynamisch heißt hier, dass das System versucht, den Längenausgleich auch bei bereits geplanten Bussen zu optimieren, sodass am Ende alle Leitungen optimal angepasst sind.

Allegro gibt dem Anwender ein optisches Feedback über den Platzbedarf der Bündel auf den entsprechenden Lagen. Diese sensationelle Technik ermöglicht es dem Systemarchitekten, Busse und komplexe mit Regeln behaftete Leitungen dynamisch auf ihren Platzbedarf zu planen. Diese bisher manuell sehr zeitaufwendige Aufgabe im Bereich des Floorplanning wird bei komplexen Leiterplatten zu einer erheblichen Zeitersparnis führen, weil die geplanten Pfade von Bussen in den Designdaten gespeichert werden und auf geplante Skizzen auf Papier gänzlich verzichtet werden kann.

Open-GL-Unterstützung macht nun die Lagen transparent

Mit Unterstützung der Open-GL-Funktionalität hat der Anwender nun die Möglichkeit, die verschiedenen Lagen seines Designs beliebig transparent schalten. Damit kann der Layouter im Hintergrund zur aktiven Lage, auf der er routet, die Leitungen sehen, die auf anderen Lagen bereits verlegt sind. Durch diese einstellbare Sichtbarkeit der anderen Signale, sieht der Anwender kritische Stellen in Bezug auf Signalintegrität- oder EMV-Probleme und kann diese sofort vermeiden. Bei Durchkontaktierungen sind nicht mehr nur die Landeflächen, sondern auch die Bohrdurchmesser sichtbar, damit kann der zur Verfügung stehende Raum im Innern des PCBs optimal ausgenutzt werden. Ein- und ausschalten der einzelnen Lagen entfällt, weil jetzt alle Informationen gleichzeitig zu sehen sind.

Leiterbahnstrukturen sind über wenige Parameter skalierbar

Im Bereich der Hochfrequenztechnik werden elektrische Bauteile aus Segmenten der Kupferleitung vom HF-Designer erstellt. Verschiedene geometrische Formen haben unterschiedliche Funktionen wie ein Fingerkondensator, ein Mischer, eine Induktivität oder ein Übertrager. Das Problem bisher war, dass man HF-Komponenten von Hand konstruiert und in einem iterativen Prozess mit Hilfe eines HF-Simulators deren Werte bestimmt hat. Mit RF-PCB lassen sich HF-Bauteile schnell erzeugen. Es wird dazu eine Bibliothek mit skalierbaren HF-Komponenten angeboten.

Komplizierte Leiterbahnstrukturen sind nun über wenige Parameter schnell und einfach skalier- und veränderbar. Dabei werden alle Werte zur Simulation bereits voreingestellt. Mit einer groben Kalkulation lässt sich der Wert der HF-Komponente schnell abschätzen und relativ genau vorwählen. Diese Struktur kann nun im Simulator mit nur einer Iteration exakt getrimmt werden. Das aufwendige manuelle Konstruieren und mehrfache Simulieren entfällt. Jeder Anwender kann sich selbst neue skalierbare HF-Komponenten definieren und so die Bibliothek erweitern.

Weitere Funktionen, speziell für das HF-Design, unterstützen das Erzeugen von Schaltungen auch ohne Schaltplan, das Umwandeln von Kupferformen in HF-Bauteile und das Erzeugen geometrischer Anordnungen von Durchkontaktierungen (Via Arrays).

Signalintegrität – sicherer Betrieb der Bauteile

Neu ist die Berechnung des statischen IR-Drops, also des Spannungsabfalls auf Versorgungsflächen oder Leitungen im Gleichstromfall. Diese Berechnung ist wichtig, wenn niedrige Versorgungsspannungen bei Leiterplatten mit großen Abmessungen verwendet werden. Durch den IR-Drop wird berechnet, ob trotz Spannungsabfall der sichere Betrieb der Bauteile gewährleistet ist.

IBIS-ICM-Modelle (Interconnect Modeling) werden jetzt unterstützt, um Stecker in einem neutralen Format zu beschreiben. Ebenso werden für schnelle serielle Verbindungen (6 GBit und mehr) SERDES-Modelle mit integrierten Algorithmen unterstützt. Dies löst das Dilemma, dass Anwender gerne neutrale umfassende Beschreibungen der Bauteile in VHDL-AMS hätten, aber kein Hersteller VHDL-AMS-Modelle und damit sein IP preisgeben möchte. Der von Cadence vorgeschlagene Weg wird bereits von IBM, STMicroelectronics und anderen EDA-Herstellern unterstützt. Allegro ist damit das erste Produkt, das hierzu eine Lösung anbietet.

Schaltungssimulator Pspice mit verbesserter Konvergenz

Die wesentliche Verbesserung des Schaltungssimulators PSpice ist die verbesserte Konvergenz von Schaltungen. Bei Schaltungen mit Hysteresen sind einfache Spice-basierende Simulatoren nicht in der Lage, zu Ergebnissen zu kommen. Mit der Autokonvergenz werden solche Problemfälle erkannt und intern automatisch auf andere Lösungsalgorithmen umgeschaltet. Auch können in der neuen Version von PSpice Simulationen unterbrochen und mit geänderten Parametern fortgesetzt werden. Dies erspart erhebliche Simulationszeit und führt zu genauen Ergebnissen. Die Bibliothek wurde um Modelle der Leistungselektronik und Beleuchtungskörper (z.B. LEDs) auf nun 46.500 Modelle erweitert.

*Dirk Müller ist Geschäftsführer der FlowCAD EDA-Software Vertriebs GmbH, Feldkirchen.

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