Halbleiterfertigung

All-Programmable-Bausteine von Xilinx jetzt im 20-nm-Prozess

| Redakteur: Holger Heller

Victor Peng, Xilinx: Nächste PLD-Generation mit UltraScale-Bausteinen in 20-nm-Prozesstechnik vorgestellt
Victor Peng, Xilinx: Nächste PLD-Generation mit UltraScale-Bausteinen in 20-nm-Prozesstechnik vorgestellt (Bild: VBM-Archiv)

Mit seiner ASIC-vergleichbaren, jedoch programmierbaren UltraScale-Architektur will Xilinx einen wichtigen Meilenstein im Bereich programmierbare Logik setzen.

Mit der Erstauslieferung eines 20-nm-Chips, gefertigt von TSMC, stellt Xilinx seine All-Programmable-Bausteins mit 20 nm Strukturbreite vor. Die UltraScale-Bausteine bieten durch ihre programmierbare ASIC-Class-Architektur einen ASIC-ähnlichen Vorteil, gekoppelt mit der ASIC-Strength-Design-Suite Vivado sowie der vor kurzem vorgestellten UltraFast-Designmethodik.

Die UltraScale-Bausteine bieten laut Victor Peng, Vice President und General Manager Products bei Xilinx, 1,5- bis 2-mal mehr nutzbare Leistung auf Systemebene und gesteigerte Integrationsdichte für Anwender.

Peng weiter: „Die nächste Generation startet gerade jetzt mit der Auslieferung unserer neuen UltraScale-Bausteine, die auf unserer 7-Serie aufbauen. Sie ermöglichen smartere Systeme der nächsten Generation mit neuen Anforderungen an die Hochleistungs-Architektur für Applikationen wie 400G-OTN, Verarbeitung von Datenpaketen und Management des Datenverkehrs, 4 x 4 Mixed-Mode-LTE, WCDMA-Funkübertragung, 4K2K- und 8K-Displays, Intelligence Surveillance and Reconnaissance (ISR) sowie Hochleistungsrechneranwendungen für Datenzentren.“

Erste Muster der UltraScale-Bausteine werden gerade ausgeliefert. Allgemeine Musterauslieferungen werden im ersten Quartal 2014 beginnen. Die Design-Suite Vivado, die die UltraScale-Bausteine unterstützt, ist ebenfalls verfügbar. Kunden, die am UltraScale-Early-Access-Programm interessiert sind, können dazu ihren lokalen Xilinx-Vertriebspartner kontaktieren.

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