Programmierbare Logik 20-nm-FPGAs von Xilinx bieten ASIC-artige programmierbare Architektur

Redakteur: Holger Heller

Xilinx hat nun einen 20-nm-Baustein und einen 20-nm-All-Programmable-Baustein in die Fertigung überführt. Das Unternehmen hat dazu die ASIC-artige programmierbare Architektur UltraScale eingeführt.

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Giles Peckham, Xilinx: 20-nm-FPGA mit UltraScale-Architektur sorgt für mehr Leistung und Wettbewerbsvorsprung
Giles Peckham, Xilinx: 20-nm-FPGA mit UltraScale-Architektur sorgt für mehr Leistung und Wettbewerbsvorsprung
(Bild: VBM-Archiv)

„Wenn man die Fertigungstechnologie von TSMC und unsere UltraScale-Architektur kombiniert und diese zusammen mit unserer Vivado-Design-Suite optimiert, sind wir überzeugt, dass wir ein Jahr Vorsprung im Markt haben und Produkte mit 1,5- bis 2-facher Systemleistung und hoher Integrationsdichte anbieten können“, erklärte Giles Peckham, EMEA Marketing Manager bei Xilinx.

Xilinx hat mit TSMC zusammengearbeitet, um die Anforderungen von Hochleistungs-FPGAs in den 20SoC-Entwicklungsprozess von TSMC zu integrieren, so wie es auch bei der Entwicklung von 28HPL erfolgt ist. Die Zusammenarbeit bei 28 nm resultierte im 28-nm-Produktionsstart der All-Programmable-FPGAs, -SoCs und -3D-ICs, was laut Xilinx einen Vorsprung bezüglich Preis/Leistung/Watt, der Integration programmierbarer Systeme und der Reduzierung der BOM-Kosten ermöglichte.

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Die UltraScale-Architektur wurde entwickelt, um von 20-nm-Planar- auf 16-nm-FinFET-Technologien und weiter darüber hinaus und von monolithischen ICs auf 3D-ICs überzugehen. Sie beseitigt nicht nur die Einschränkungen bei der Skalierbarkeit des Systemdurchsatzes und der Systemlatenz insgesamt, sondern beseitigt auch direkt einen Engpass der Chipleistung bei fortschrittlichen Prozessknoten: die Verbindungstechnik.

Um eine Performance mit mehreren 100 GBit/s mit intelligenter Datenverarbeitung bei voller Übertragungsrate auf Systemebene handhaben und auf Terabit und Teraflops skalieren zu können, brauche es eine neue Architektur, so Peckham. Die Aufgabe dabei ist nicht nur einfach die Leistungsfähigkeit jedes einzelnen Transistors oder Funktionsblocks zu steigern oder die Anzahl der Funktionsblöcke im System zu skalieren, sondern die Kommunikation, Taktung, kritische Pfade und Verbindungen zu verbessern, um den hohen Datenfluss und die Echtzeit-Datenpakete, DSP, und/oder Bildverarbeitung durchführen zu können.

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