SoC-FPGA-Design

Programmierbare Takt-ICs für Embedded-Multiprozessor-Designs

24.03.16 | Autor / Redakteur: Baljit Chandhoke * / Sebastian Gerstl

Geringer Jitter, Low Power: Die programmierbaren VersaClock-6-Takt-ICs von IDT bieten zwischen zwei und acht konfigurierbare Ausgänge und helfen, SoC- oder FPGA-basierte Embedded-Multiprozessor-Designs enorm zu vereinfachen.
Geringer Jitter, Low Power: Die programmierbaren VersaClock-6-Takt-ICs von IDT bieten zwischen zwei und acht konfigurierbare Ausgänge und helfen, SoC- oder FPGA-basierte Embedded-Multiprozessor-Designs enorm zu vereinfachen. ( IDT)

Die Bereitstellung mehrerer Takte für moderne Multiprozessor-SoC/FPGA-Designs ist eine enorme Herausforderung. Programmierbare Takt-ICs mit unabhängigen Ausgangsfrequenzen und Taktformaten bieten eine elegante Lösung.

Embedded-Systeme sind heute weitaus komplizierter und anspruchsvoller als noch vor ein paar Jahren. Das Design kann ein FPGA und einen separaten Grafikprozessor (GPU) enthalten, sowie mehrere Anschlüsse für Video, USB, Wi-Fi, schnelles verdrahtetes Ethernet und eventuell den industriellen ModBus oder Fieldbus.

Jeder Prozessor und jedes Teilsystem benötigen eine eindeutige Taktfrequenz und Taktart, die untereinander in keinem Zusammenhang stehen und daher jeweils ihr eigenes Taktsignal erfordern. Ein System, das diese verschiedenen Taktsignale mit hoher Genauigkeit erzeugt und diese an die entsprechenden Lasten verteilt, ist eine weitere Herausforderung, der sich Entwickler stellen müssen.

Der direkte und offensichtliche Weg, diese Taktsignale bereitzustellen, erscheint einfach: man verwendet entweder so viele Takt-ICs wie nötig und platziert jeden neben seiner Ziellast auf der Leiterplatte, oder man verwendet einen Taktbaum, der über einen Master-Takt gesteuert wird. Damit ist das Problem, dass mehrere Takte erforderlich sind, zumindest theoretisch gelöst:

Die Anforderung jedes Bausteins ist erfüllt, da ein entsprechender Takt vorliegt. Da jede Taktquelle in der Nähe ihrer Last platziert ist, verringert sich das Übersprechen zwischen anderen Takt-ICs, Taktsignalen und Datensignalen, was den Taktjitter und Verzerrungen minimiert.

Der Ansatz, einen Takt-IC für jede Ziellast zu verwenden erscheint zwar attraktiv, birgt allerdings auch mehrere Nachteile:

  • Die hohen Stückkosten (BOM; Bill of Materials) für mehrere, separate Takt-ICs und die Logistik, Verwaltung sowie Beschaffung dieser unterschiedlichen ICs.
  • Ein erheblicher Platzbedarf auf der Leiterplatte, was in jedem Design ein Problem darstellt.
  • Falls einzelne Takt-ICs mit jeweils einem Ausgang verwendet werden, anstelle eines verteilten Taktbaums, benötigt jeder IC seinen eigenen Quarz, was die Kosten und den Platzbedarf weiter erhöht.
  • Ein Taktbaum zur Erzeugung der letztendlichen Takte erhöht die Kosten, die Stellfläche, den Taktjitter und das Taktfehlerrisiko.
  • Der Einsatz mehrerer ICs erhöht die Gesamtverlustleistung.
  • Bei mehreren Takt-ICs erschwert sich die Wiederverwendbarkeit des Systemdesigns bei verschiedenen Produkten innerhalb einer Produktreihe. Jedes neue Design kann ein anderes Layout und andere Takt-ICs erfordern.

Wie bedeutend jede dieser Faktoren in einer bestimmten Anwendung ist, hängt vom Design, den Prioritäten und den Vor- und Nachteilen ab. Die Entscheidung, einen Takt-IC plus Quarz für jeden einzelnen erforderlichen Takt zu verwenden, kann in Systemen mit mehreren Prozessoren unbeabsichtigte Folgen haben.

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