SiC-MOSFET

Hohe Zuverlässigkeit ist möglich, aber es gibt große Unterschiede

| Autor / Redakteur: Josef Lutz * / Gerd Kucera

Bild 1: Veranschaulichung eines Gate-Oxids, dessen Dicke tox (typisch kleiner 100 nm) die intrinsische Ausfallgrenze bestimmt. Fehler sind durch partiell dünneres Oxid symbolisiert, hier werden extrinsische Ausfälle erwartet.
Bild 1: Veranschaulichung eines Gate-Oxids, dessen Dicke tox (typisch kleiner 100 nm) die intrinsische Ausfallgrenze bestimmt. Fehler sind durch partiell dünneres Oxid symbolisiert, hier werden extrinsische Ausfälle erwartet. (Bild: TU Chemnitz)

Die Konferenz PCIM Europe (16.-18.5.2017) zeigt wieder wichtige Neuerungen bei den Power Devices. Ein Highlight 2017 sind SiC-MOSFETs, die nun belastbar und zuverlässig werden.

Zwei besondere Herausforderungen an die Zuverlässigkeit stehen bei diesen Bauelementen im Vordergrund – die Langzeitstabilität des Gate-Oxids und die Lastwechselfestigkeit. Auf beides wird im Folgenden eingegangen.

Wesentliches Kriterium für den SiC-MOSFET ist ein niedriger Widerstand RDS(on), da er die Leitverluste bestimmt. Er setzt sich zusammen aus dem Widerstand der Driftzone, der bei Siliziumkarbid (SiC) sehr niedrig gemacht werden kann, einigen weiteren Anteilen und vor allem aus dem Kanalwiderstand Rch; alle diese Widerstände liegen in Reihe. Rch zu minimieren ist nicht einfach.

Die Beweglichkeit der Elektronen im Kanal ist, trotz Fortschritten, immer noch eine Größenordnung niedriger als die Beweglichkeit im Kanal eines Silizium-MOSFET oder -IGBT. Man kann aber auch mehr Ladungen bereitstellen, die für den Stromfluss im Kanal sorgen, wenn man die Spannung am Gate erhöht oder gleichbedeutend, wenn man die Dicke tox des Dielektrikums SiO2 kleiner macht, wie beim Plattenkondensator bekannt.

Allerdings erreicht jedes Gate-Oxid seine Ausfallgrenze, und insbesondere sind Oxydschichten hoher Qualität in SiC sehr viel schwerer herzustellen. Daher ist das Design eines SiC-MOSFETs stets ein Kompromiss der Anforderungen hohe Stabilität (Zuverlässigkeit) und niedriger Widerstand Rch.

Absolut perfekte Oxidschichten gelingen selten. In Bild 1 wird zwischen intrinsischen und extrinsischen Fehlern unterschieden. Um die intrinsische Fehlergrenze zu erreichen, wären sehr lange Testdauern notwendig. Um den Test zu beschleunigen und trotzdem eine Aussage über die Zuverlässigkeit zu erhalten, wurde die Methode angewandt, die Gate-Spannung schrittweise über die vorgesehene Spannung VGUSE hinaus zu erhöhen und bei jeder Stufe 168 Stunden zu testen.

An der intrinsischen Grenze, durch die Dicke tox bestimmt, werden alle Bauelemente in kurzer Zeit ausfallen. Das Testergebnis zeigt Bild 2. Während frühere Generationen zweier Hersteller (M1, M2) sehr viele extrinsische Fehler auftreten, tritt bei M3 der erste Fehler erst bei 22 V über der vorgesehenen Gate-Spannung VGUSE auf. Die wenigen extrinsischen Fehler sind von den intrinsischen, die ab 44 V erreicht werden, klar zu unterscheiden.

Zum Vergleich sind auch zwei IGBTs dargestellt, hier wurden aber die Stufen weniger fein gewählt. Das Ergebnis zeigt: SiC-MOSFETs können IGBT-ähnliche Zuverlässigkeit des Gate-Oxids erreichen.

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