ASIC & Chip-Design

Das Design effizienter digitaler ASICs mit AVS

| Redakteur: Holger Heller

Viele Bereiche werden heute von der Digitaltechnik bestimmt bzw. beeinflusst. Gleich ob es die allgegenwärtigen Mobiltelefone, MP3-Player oder Flachbild-Fernsehgeräte sind, oder die eher im Hintergrund wirkenden Datencenter und Mobilfunk-Basisstationen – unser gesamtes Leben ist mittlerweile von digitaler Technik geprägt. Der Energieverbrauch spielt dabei eine wichtige Rolle.

Der Energieverbrauch digitaler Verarbeitungsfunktionen ist inzwischen nicht nur für die aus Komfortgründen gewünschte lange Batterielebensdauer von Bedeutung, sondern auch dafür, wie sich unsere immer informationsintensivere Lebensweise insgesamt auf die Energieproduktion und damit auch auf unsere Gesellschaft und auf das Klima auswirkt. Mehr denn je stellt die effiziente digitale Verarbeitung deshalb heute eine Schlüsseltechnologie dar.

Wie lassen sich effiziente digitale Rechenfunktionen realisieren?

Die Gesamteffizienz digitaler Verarbeitungsfunktionen ergibt sich aus der Verarbeitungsarchitektur und dem für deren Versorgung verwendeten Power-Management-Konzept. Obwohl die zweite Komponente häufig übersehen wird, ist sie für die Effizienz des Gesamtsystems genau so entscheidend wie die erste.

Unter dem Power-Management für digitale Funktionen verstand man traditionell stets die Bereitstellung einer fest vorgegebenen Spannung für die digitalen ICs. Im Zuge der Entwicklung wurden eine höhere Regelgenauigkeit, ein besserer Wirkungsgrad und einigen Fällen mit besonders hoher Leistung auch die Load-Line-Regelung (Lastkennlinien-Steuerung: Ausgangsstrom vs. Ausgangsspannung in Abhängigkeit vom Quellenwiderstand der Spannungsquelle) zur Bewältigung der schwierigen Aufgabe herangezogen, mit sehr enger Spannungstoleranz einige Dutzend Ampere bereitzustellen.

Parallel dazu wurden die Rechnerarchitekturen weiterentwickelt, was jedoch das Problem nur zur Hälfte gelöst hat. Hinsichtlich des Power-Managements bedeutet das traditionelle Festspannungs-Paradigma nichts weiter, als dass alle Anwender digitaler Verarbeitungssysteme den schlechtestmöglichen Betriebspunkt nutzen. Um die Gründe für diese provokative These zu verstehen, ist ein kurzer Exkurs in die Funktionsweise digitaler Logik nötig.

Digitale Prozessoren in Standardlogik

Die meisten digitalen Prozessoren, ob in Media Playern oder Basisstationen, sind heutzutage mit Standardzellen-Logik implementiert. Anders ausgedrückt: Das Standardzellen-Design ist die Regel für die überwiegende Mehrzahl heutiger ASIC-Designs und wird von den Design-Tools aller bedeutenden Anbieter von EDA-Software unterstützt. Es basiert auf dem Prinzip der ‚Timing Closure‘. Dabei werden alle Signalpfade im Design simuliert, um ihr Timing so aufeinander abzustimmen, dass das Gesamtsystem funktioniert.

Diese Verifikation erfolgt so, dass die Design-Variationen durch prozess , temperatur und versorgungsspannungsbedingte Schwankungen ebenso einkalkuliert werden, wie das Übersprechen zwischen den Signalleitungen und parasitäre Effekte. Bei Designs mit mehreren Millionen Gattern setzt dies höchst ausgefeilte Berechnungen und Methoden voraus, wenn unter dem Strich funktionsfähige Designs herauskommen sollen.

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