20.12.10 | Autor / Redakteur: Rainer Taube* / Gerd Kucera
Eine pauschale Spezifikation von Basismaterial nur mit dem Begriff "FR4" birgt ein erhebliches Risiko beim Löten der Baugruppen im bleifreien Lötprozess. Baugruppenspezialist Rainer Taube erklärt warum das der Fall ist und mit welchen Maßnahmen sich die Gefahr der Delaminierung der Leiterplatten reduzieren lässt.
In Teil 1 dieser Serie hat Arnold Wiemers erklärt, daß sich hinter der allgemeinen Bezeichnung "FR4" eine große Vielfalt von Materialien mit ganz unterschiedlichen Eigenschaften verbergen kann. Während sich die Anwender in der Regel mit den elektrischen Kennwerten ganz gut auskennen, war es in Zeiten bleihaltiger Lötprozesse meistens nicht erforderlich, die thermomechanischen Eigenschaften der Basismaterialien genauer zu betrachten.
Nach der Umstellung auf bleifreie Lötprozesse mußten viele Leiterplatten- und Baugruppenhersteller leidvoll erfahren, daß ihre Leiterplatten durch die höhere thermische Belastung delaminierten. Ein Grund dafür ist die Tatsache, daß trotz höherer Anforderungen auch heute noch die meisten Leiterplatten nur mit der allgemeinen Materialspezifikation "FR4" bestellt werden.
Um das Risiko einer derart unzureichenden Spezifikation besser einschätzen zu können, hat die FED/VdL (heute ZVEI)-Projektgruppe "Design" vor fast 3 Jahren schon ein gemeinsames Projekt von Materialherstellern, Designern, Leiterplattenherstellern und Baugruppenproduzenten gestartet. In diesem Projekt wurden die Grenzen des Einsatzes von Standardbasismaterialien in den bleifreien Lötprozessen mit ZinnSilberKupfer-Loten (i.e. SAC-Lote) bzw. ZinnKupfer-Loten (i.e. SC-Lote) untersucht.
Dazu wurde in der Projektgruppe "Design" ein 8 Lagen-Testboard entworfen und mit dem jeweiligen Standardbasismaterial der 6 beteiligten Hersteller in verschiedenen Lagenaufbauvarianten produziert. Als Standardbasismaterial wurde dabei ein Material betrachtet, welches bei den beteiligten Leiterplattenherstellern dann eingesetzt wird, wenn keine speziellen Anforderungen durch den Kunden in der Bestellung festgelegt sind.
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| Der Lagenaufbau der beiden am häufigsten verwenden Multilayer-Typen |
Die untersuchten Multilayer unterschieden sich jeweils im Harzgehalt der Prepregs. Die Bilder der Lagenaufbauten zeigen die beiden am häufigsten verwendeten Aufbauten.
Moderne elektronische Baugruppen mit einem komplexen Spektrum an Bauteilen erleben während der Fertigung sehr häufig mehrere Lötprozesse und sollen in der Regel auch durch einen möglicherweise erforderlichen Bauteilaustausch nicht geschädigt werden.
Daher hat sich allgemein durchgesetzt, daß Leiterplatten, die uneingeschränkt für bleifreie Lötprozesse einsetzbar sein sollen, mindestens 6 thermische Belastungen ohne Beschädigung überstehen müssen.
Für die Tests einigte man sich auf das Qualifikationsprofil aus J-STD-020 , mit dem auch elektronische Bauteile auf eine ausreichende Lötwärmebeständigkeit getestet werden (260C, min. 30 sec. über 255°C, ca 100 sec. über dem Liquidus von SAC-Loten).
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| Vergleich: 260-°C-Qualifikationsprofile TAUBE ELECTRONIC und ISIT grafisch überlagert |
Um eine bessere Aussagekraft der Testergebnisse zu erreichen, wurden die Versuche sowohl bei einem Baugruppenproduzenten (Firma TAUBE ELECTRONIC) wie auch am Fraunhofer ISIT) durchgeführt. Damit sichergestellt war, daß die Testmuster an beiden Orten die gleiche thermische Belastung erfuhren, wurden die Belastungsprofile zur Kontrolle grafisch überlagert, wie das in Bild 2 erkennbar ist.
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| Belastungstest: Zwischen den Tests bei TAUBE ELECTRONIC und dem Fraunhofer ISIT liegen ca. 6 Monate |
Die Ergebnisse der Belastungstests sind in Bild 3 dargestellt. Die Tests am Fraunhofer ISIT erfolgen ca. 6 Monate später als bei TAUBE ELECTRONIC.
Zusammengefasst lassen sich aus der Untersuchung die folgenden Schlußfolgerungen ziehen:
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